JP6737009B2 - 半導体装置およびその製造方法 - Google Patents

Description

本発明は、１つまたは積層した複数の半導体チップを有する半導体装置およびその製造方法に関する。

一般に、回路および素子が形成された半導体チップを複数積層した半導体装置が知られている。このような積層型の半導体装置では、駆動により発熱する半導体チップが複数積層された構造となっていることから、半導体チップで生じた熱が基板に滞留しやすく、半導体装置全体が高温となり易い。半導体装置が高温になると動作が安定しなくなることから、半導体装置の動作を安定化するためには、半導体チップで生じる熱を外部に効率良く逃がすことで半導体装置の冷却能力を上げる必要がある。このような半導体装置としては、例えば、特許文献１に記載の半導体装置が挙げられる。

この半導体装置は、回路素子と、回路素子と回路用配線を介して電気的に接続された貫通電極と、該回路素子とは電気的に接続されないサーマルビアと、サーマルビアに接続されたヒートスプレッタを備える。この半導体装置では、電気的に接続された貫通電極を通じて回路素子を駆動させ、回路素子で発生した熱を熱伝導率の良いサーマルビアを通じてヒートスプレッタへ伝導させ、ヒートスプレッタからこの熱を外部に放出している。このような構成をとることで、半導体チップで生じた熱をサーマルビアを通じて外部に伝導させることができ、半導体装置の冷却能力を上げることが可能となる。

特開２０１３−１７９３７３号公報

ここで、従来技術の積層型の半導体装置では、回路素子以外の領域に無用な電流が流れないようにするため、サーマルビアと基板との間に絶縁膜を設けた構造、すなわちサーマルビアの周囲を絶縁膜で覆った構造とされている。しかしながら、絶縁膜として用いられる材料、例えばＳｉＯ_２などの熱伝導率は１．３８Ｗｍ^−１Ｋ^−１であり、サーマルビアに用いられる材料、例えば銅（Ｃｕ）の熱伝導率３９８Ｗｍ^−１Ｋ^−１に比べて低い。そのため、サーマルビアへの熱伝導が該絶縁膜により妨げられる結果、回路素子で発生する熱が基板に滞留して半導体装置が高温となり、動作不良に繋がるという課題があった。

本発明は、上記の点に鑑みてなされたものであり、回路素子で発生した熱を効率的にサーマルビアへ伝導でき、冷却能力が高く、動作の安定した半導体装置およびその製造方法を提供することを目的とする。

上記目的を達成するため、請求項１に記載の半導体装置は、一面側を表面（１０ａ）、他面側を裏面（１０ｂ）とする基板（１０）と、表面の上に設けられた表面絶縁膜（１１）と、裏面の上に設けられた裏面絶縁膜（１４）と、表面側に配置された回路素子（２０ａ）と、表面絶縁膜の上に形成されると共に、回路素子に電気的に接続された回路用配線（２２）と、基板に設けられた第１の貫通孔（１０１）の内壁に設けられた電極絶縁膜（１２）と、第１の貫通孔の内部に電極絶縁膜を介して配置され、基板を貫通するように設けられ、回路用配線を介して回路素子と電気的に接続された貫通電極（３０）と、基板に設けられた第２の貫通孔（１０２）の内壁に設けられたサーマルビア絶縁膜（１３）と、第２の貫通孔の内部にサーマルビア絶縁膜を介して配置され、基板を貫通するように設けられ、貫通電極から離れて配置されたサーマルビア（４０）と、表面絶縁膜の上に形成されると共に、サーマルビアに接して設けられた放熱用配線（４１）と、表面絶縁膜と裏面絶縁膜の少なくとも一方を貫通するように配置され、基板と接して設けられると共に、サーマルビアへの放熱経路を構成する放熱用ビア（５０）と、を備える半導体チップを有し、放熱用ビアは、裏面に配置されている。

このような構成とすることで、回路素子で発生した熱を放熱用ビアからサーマルビアへ効率的に伝達でき、基板に熱が滞留しにくいため、冷却能力が高く、動作の安定した半導体装置となる。

請求項８に記載の半導体装置は、貫通電極（３０）のうち裏面に露出した部位に第１のバンプ（３１）を備えると共に、サーマルビアのうち裏面に露出した部位に第２のバンプ（４２）を備える半導体チップが２つ以上積層されてなり、積層された複数の半導体チップのサーマルビアが第２のバンプを介して繋げられている。

このような構成とすることで、積層した複数の半導体チップを有する半導体装置であっても、回路素子で発生した熱を放熱用ビアからサーマルビアへ効率的に伝達でき、基板に熱が滞留しづらいため、冷却能力が高く、動作の安定した半導体装置となる。

請求項９に記載の半導体装置の製造方法では、基板を用意することと、表面の上に表面絶縁膜を形成することと、表面絶縁膜の上に、回路用配線および放熱用配線を形成することと、表面側と裏面側のいずれか一方向に、互いに離れたトレンチを複数形成することと、回路用配線および放熱用配線が形成された基板の厚みを裏面側から薄くすることと、薄くした基板の裏面の上に裏面絶縁膜を形成することと、裏面絶縁膜を貫通する孔を形成し、該孔の内に放熱用ビアを形成することと、複数のトレンチのうち一部に電極絶縁膜を形成することと、電極絶縁膜を形成したトレンチに貫通電極を形成することと、複数のトレンチのうち貫通電極を形成するトレンチとは異なるトレンチにサーマルビア絶縁膜を形成することと、サーマルビア絶縁膜を形成したトレンチから裏面絶縁膜上へはみ出しつつ、放熱用ビアの上を覆うサーマルビアを形成することと、を含む。

この製造方法により、基板のうち回路素子を備えた面と反対側の面に放熱用ビアを備えた半導体チップを有する半導体装置であって、冷却能力が高く、動作の安定した半導体装置を製造することができる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。

第１実施形態の半導体装置を示す断面図である。 第１実施形態の半導体装置の製造工程の一例を示す図である。 図２に続く第１実施形態の半導体装置の製造工程の一例を示す図である。 放熱用ビアと放熱用配線の配置例１を示す上面レイアウト図である。 放熱用ビアと放熱用配線の配置例１における断面図である。 放熱用ビアと放熱用配線の配置例２を示す上面レイアウト図である。 放熱用ビアと放熱用配線の配置例２における断面図である。 放熱用ビアと放熱用配線の配置例３を示す上面レイアウト図である。 放熱用ビアと放熱用配線の配置例３における断面図である。 放熱用ビアと放熱用配線の配置例４を示す上面レイアウト図である。 放熱用ビアと放熱用配線の配置例４における断面図である。 放熱用ビアと放熱用配線の配置例５を示す上面レイアウト図である。 放熱用ビアと放熱用配線の配置例５における断面図である。 放熱用ビアと放熱用配線の配置例６を示す上面レイアウト図である。 放熱用ビアと放熱用配線の配置例６における断面図である。 放熱用ビアと放熱用配線の配置例６における断面図である。 放熱用ビアと放熱用配線の配置例７を示す上面レイアウト図である。 放熱用ビアと放熱用配線の配置例７における断面図である。 放熱用ビアと放熱用配線の配置例７における断面図である。 第１実施形態の半導体装置の製造工程の他の一例を示す図である。 図２０に続く第１実施形態の半導体装置の製造工程の他の一例を示す図である。 第２実施形態の半導体装置を示す断面図である。 第２実施形態の半導体装置の製造工程の一例を示す図である。 図２３に続く第２実施形態の半導体装置の製造工程の一例を示す図である。 第３実施形態の半導体装置を示す断面図である。 第３実施形態の半導体装置の製造工程の一例を示す図である。 図２６に続く第３実施形態の半導体装置の製造工程の一例を示す図である。 第４実施形態の半導体装置を示す断面図である。 第４実施形態の半導体装置の製造工程の一例を示す図である。 図２９に続く第４実施形態の半導体装置の製造工程の一例を示す図である。 サーマルビア、サーマルビア絶縁膜および基板の配置を示す上面レイアウト図である。 第５実施形態の半導体装置を示す断面図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
第１実施形態について、図１を参照して述べる。本実施形態の半導体装置Ｓ１は、図１に示すように、基板１０、表面絶縁膜１１、裏面絶縁膜１４、回路素子２０ａ、回路用配線２２、貫通電極３０、電極絶縁膜１２、サーマルビア４０、サーマルビア絶縁膜１３、放熱用配線４１、放熱用ビア５０を有している。本実施形態にかかる半導体装置Ｓ１は、例えば、自動車などの車両に搭載され、車両用の各種電子装置を駆動するための装置として適用される。

基板１０は、表面１０ａと裏面１０ｂを有し、例えばＳｉなどの半導体材料により構成されている。この基板１０の表面１０ａには表面絶縁膜１１が、裏面１０ｂには裏面絶縁膜１４が、それぞれ設けられている。これらの表面絶縁膜１１、裏面絶縁膜１４は、例えばＳｉＯ_２、ＺｒＯなどの絶縁性材料により構成されている。

この基板１０の表面１０ａ側には、回路素子２０ａが設けられている。回路素子２０ａは、半導体装置に備えられる回路を構成する素子である。例えば、回路素子２０ａは、ＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）等のスイッチング素子とされる。ＭＯＳＦＥＴとされる場合には、ｎ型ＭＯＳ、ｐ型ＭＯＳのいずれかの構成も取り得る。なお、以後、この回路素子２０ａが設けられる領域を素子形成領域２０という。

基板１０には、素子形成領域２０を挟んで互いに離れて配置された貫通電極３０とサーマルビア４０とが設けられている。具体的には、基板１０には第１の貫通孔１０１が形成され、第１の貫通孔１０１の内壁には電極絶縁膜１２が設けられている。そして、貫通電極３０が電極絶縁膜１２を介して第１の貫通孔１０１の内部に設けられている。このため、貫通電極３０は、電極絶縁膜１２によって基板１０から電気的に絶縁されつつ、基板１０を貫通するように設けられた状態となっている。貫通電極３０は、例えばＣｕ、Ａｕなどの導電材料により構成されている。また、電極絶縁膜１２は、例えばＳｉＯ_２、ＺｒＯなどの絶縁性材料により構成されている。

また、基板１０には第２の貫通孔１０２が形成され、第２の貫通孔１０２の内壁にはサーマルビア絶縁膜１３が設けられている。そして、サーマルビア４０がサーマルビア絶縁膜１３を介して第２の貫通孔１０２の内部に設けられている。このため、サーマルビア４０は、サーマルビア絶縁膜１３によって基板１０から電気的に絶縁されつつ、基板１０を貫通するように設けられた状態となっている。サーマルビア４０は、例えばＣｕ、はんだ材、Ｗ、Ｐｏｌｙ−Ｓｉなどの熱伝導材料により構成されている。また、サーマルビア絶縁膜１３は、例えばＳｉＯ_２、ＺｒＯなどの絶縁性材料により構成されている。

回路素子２０ａには、回路用配線２２が接続されている。具体的には、表面絶縁膜１１のうち素子形成領域２０において貫通孔１１ａが設けられている。そして、回路用配線２２が貫通孔１１ａを埋めるように設けられている。また、回路用配線２２が素子形成領域２０の上および貫通電極３０の上にも形成され、表面絶縁膜１１の上において素子形成領域２０と貫通電極３０とを繋ぐように設けられている。このため、回路素子２０ａは、回路用配線２２を介して貫通電極３０に接続するように設けられた状態となっている。この回路配線２１には、例えばＡｌ、Ｎｉなどの材料が用いられる。

基板１０には、表面絶縁膜１１を貫通する放熱用ビア５０が設けられている。放熱用ビア５０は、例えばＴｉ、ＴｉＳｉ_２、Ｗ、ＷＳｉ_ｎ、Ｃｏ、ＣｏＳｉ_２などにより構成されている。この放熱用ビア５０は、後述する放熱用配線４１を介してサーマルビア４０に接続されている。具体的には、表面絶縁膜１１のうちサーマルビア４０の周囲には、貫通孔１１ｂが設けられている。そして、放熱用ビア５０が貫通孔１１ｂを埋めるように設けられている。また、放熱用配線４１がサーマルビア４０の上および放熱用ビア５０の上にも形成され、表面絶縁膜１１の上においてサーマルビア４０と放熱用ビア５０とを繋ぐように設けられている。このため、放熱用ビア５０は、放熱用配線４１を介してサーマルビア４０に接続された状態となっている。すなわち、放熱用ビア５０から放熱用配線４１を介してサーマルビア４０へと基板１０の熱を伝達する放熱経路が形成された状態となっている。放熱用配線４１については、回路用配線２２と同様に、例えばＡｌ、Ｎｉなどの材料を用いるが、回路用配線２２と同じ材料であってもよく、異なる材料であってもよい。

なお、放熱用ビア５０については、基板１０にシリコンを用いる場合には、上記のようなシリコンとの合金を形成しやすい材料もしくはケイ化物を用いることが好ましい。放熱用ビア５０は、回路素子２０ａを駆動させた際に発生する熱をサーマルビア４０に効率的に伝導する経路である。そのため、基板１０と放熱用ビア５０との接続を安定させることでより熱伝導の効率が向上し、半導体装置Ｓ１の冷却効率を向上できるためである。

次に、本実施形態の半導体装置Ｓ１の製造方法の一例について、図２、図３を参照して説明する。

まず、図２（ａ）に示すように、例えばシリコンウエハなどの半導体材料により構成された基板１０を用意する。そして、回路素子２０ａの製造工程の一部を行う。例えばイオン注入によりウェルやソース領域およびドレイン領域を形成した後、表面絶縁膜１１を例えばＣＶＤ（Ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎの略）により例えば５００ｎｍ程度の厚みで形成する。なお、ここでは、表面絶縁膜１１をゲート絶縁膜としても用いるが、別途、熱酸化などによりゲート絶縁層を形成してもよい。

次に、図２（ｂ）に示すように、例えばドライエッチングにより、貫通電極３０およびサーマルビア４０を形成する場所に、後工程により第１の貫通孔１０１および第２の貫通孔１０２となるトレンチ１０ｃ、１０ｄを形成する。トレンチ１０ｃ、１０ｄの径については例えば１０μｍ程度とし、トレンチ１０ｃ、１０ｄの深さについては、例えば数十〜１００μｍ程度としている。なお、エッチングのレートと時間等の条件により、これらの径および深さを調整できる。

次に、図２（ｃ）に示すように、例えばＣＶＤにより電極絶縁膜１２およびサーマルビア絶縁膜１３を形成する。これにより、トレンチ１０ｃ、１０ｄ内部の基板１０の露出部分が覆われ、電極絶縁膜１２およびサーマルビア絶縁膜１３が形成される。ここでの電極絶縁膜１２およびサーマルビア絶縁膜１３の厚みも、表面絶縁膜１１と同じ程度の厚み、例えば５００ｎｍ程度にしてもよい。

次に、図２（ｄ）に示すように、例えば電解メッキなどによりトレンチ１０ｃ、１０ｄを埋めるメッキ層２１を形成する。具体的には、例えば貫通電極３０およびサーマルビア４０としてＣｕを用い、電解メッキにより形成する場合には、電解メッキをする際に通電するためのＣｕやＣｕ合金などからなる層、いわゆるシード層をスパッタなどにより形成する。その後、基板１０を電解液に浸漬してシード層に通電することで、Ｃｕを積層させてトレンチ１０ｃ、１０ｄを埋めることで、メッキ層２１が形成される。ただし、上記のトレンチ１０ｃ、１０ｄを埋める部分以外の部分にもメッキがされることとなる。

そこで、次に、図３（ａ）に示すように、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇの略）により、表面１０ａ側を研磨してメッキ層２１のうちトレンチ１０ｃ、１０ｄを埋める部分以外の不要な部分およびシード層を除去する。これにより、メッキ層２１の不要な部分が除去され、電極層３０ａおよびビア層４０ａが形成された状態となる。続けて、例えばドライエッチングにより表面絶縁膜１１のうち素子形成領域２０に貫通孔１１ａを、表面絶縁膜１１のうちビア層４０ａの周囲に貫通孔１１ｂを形成する。

次に、図３（ｂ）に示すように、例えば蒸着などにより回路用配線２２、放熱用配線４１および放熱用ビア５０を形成する。具体的には、例えば蒸着により表面１０ａ側の全面にＡｌなどの配線材料を成膜した後、エッチングでパターニングする。これにより、貫通孔１１ｂを埋める放熱用ビア５０、素子形成領域２０から電極層３０ａまでを繋ぐ回路用配線２２、放熱用ビア５０からビア層４０ａまでを繋ぐ放熱用配線４１が形成される。また、この回路用配線２２を形成することにより、素子形成領域２０においては、ＭＯＳＦＥＴのゲート電極、ソース電極およびドレイン電極として機能する配線が形成され、回路素子２０ａが形成される。

なお、放熱用ビア５０の形成においては、前述のように基板１０との接続が安定する材料を放熱用ビア５０として使用する場合には、例えば蒸着マスクなどを用いて放熱用ビア５０のみを先に形成してもよい。この場合には、放熱用ビア５０の形成後に、回路用配線２２、放熱用配線４１をまとめて形成してもよいし、これらを別々に形成してもよい。また、絶縁の確保や回路用配線２２等の保護などの必要に応じて、例えばＣＶＤなどにより、表面絶縁膜１１を回路用配線２２、放熱用配線４１および放熱用ビア５０を覆うようにさらに成膜してもよい。

次に、図３（ｃ）に示すように、例えばＣＭＰ等によって基板１０の裏面１０ｂ側を研磨し、電極層３０ａおよびビア層４０ａが基板１０を貫通するまで基板１０を薄くし（以下「薄化」という。）、貫通電極３０およびサーマルビア４０を形成する。この薄化は、基板１０が例えば数十〜１００μｍ程度の厚みになるまで行う。

次に、図３（ｄ）に示すように、薄化によって剥き出しになった基板１０の裏面１０ｂ上に裏面絶縁膜１４を、例えばＣＶＤなどにより成膜する。この際、裏面１０ｂ上に裏面絶縁膜１４を全面に形成した後に、裏面絶縁膜１４のうち貫通電極３０およびサーマルビア４０を覆う部位を、例えばドライエッチングで除去する。

次に、図３（ｅ）に示すように、例えば電解メッキを行い、貫通電極３０およびサーマルビア４０を裏面１０ｂ側にさらに積層する。具体的には、前述と同様に、例えばスパッタなどによりシード層を形成した後、貫通電極３０およびサーマルビア４０以外の部分を覆うレジスト層を例えばフォトリソグラフィーなどにより形成する。その後、電解メッキにより続けて貫通電極３０およびサーマルビア４０上に積層する。そして、レジスト層を例えば剥離液などに浸漬することにより除去した後、例えばウェットエッチングによりシード層を除去する。このような製造方法により、本実施形態の半導体装置Ｓ１を作製できる。

次に、サーマルビア４０、放熱用配線４１および放熱用ビア５０の配置関係の例について、図４、図５を参照して説明する。また、図５では、本実施形態の半導体装置Ｓ１のうち回路素子２０ａ、回路用配線２２、貫通電極３０などの貫通電極３０近傍の構成を省略し、サーマルビア４０近傍の断面構成を示している。

図４では、サーマルビア４０に対して一方向に３個の放熱用ビア５０が並んで配置され、サーマルビア４０と放熱用ビア５０とを３本の放熱用配線４１で接続した例を示している。また、図５では、図４に示した一点鎖線Ｖ−Ｖでの切断面における構成を示している。回路素子２０ａの駆動による発熱が生じる箇所（以下「発熱箇所」という。）がサーマルビア４０から見て一方向にある場合には、発熱箇所に向けて放熱用ビア５０を配置する。このような配置にすることにより、基板１０の熱が放熱用ビア５０を通じてサーマルビア４０に効率的に伝達される。そのため、冷却能力の高い半導体装置Ｓ１とすることができる。

上記のように、基板１０のうち回路素子２０ａを備える面と同じ面に放熱用ビア５０を備え、放熱用配線４１を介してサーマルビア４０に接続された構造の半導体チップとする。これにより、回路素子２０ａの駆動により生じる熱を放熱用ビア５０からサーマルビア４０へ効率的に伝達でき、基板１０に熱が滞留しづらくなる。そのため、冷却能力が高く、動作の安定した半導体装置Ｓ１とすることができる。

（第１実施形態の変形例）
次に、サーマルビア４０、放熱用配線４１および放熱用ビア５０の他の配置関係の例について、図６ないし１９を参照して説明する。図７、９、１１、１３、１５、１６、１８および１９についても、図５と同様にサーマルビア４０近傍の断面構成を示している。

図６では、６個の放熱用ビア５０が３個ずつサーマルビア４０を挟んで二方向に配置され、サーマルビア４０とこれらの放熱用ビア５０とを３本の放熱用配線４１で接続した例を示している。また、図７では、図６に示した一点鎖線ＶＩＩ−ＶＩＩでの切断面における構成を示している。サーマルビア４０から見て二方向に発熱箇所がある場合には、二方向の発熱箇所に向けて放熱用ビア５０を配置する。このような配置にすることにより、効率的に基板１０の熱をサーマルビア４０に伝達でき、冷却能力の高い半導体装置Ｓ１とすることができる。

図８では、サーマルビア４０に対する二方向に６個の放熱用ビア５０が３個ずつ並んで配置され、サーマルビア４０とこれらの放熱用ビア５０とを６本の放熱用配線４１で接続した例を示している。また、図９では、図８に示した一点鎖線ＩＸ−ＩＸでの切断面における構成を示している。さらに、図９では、一方向に伸びている３本の放熱用配線４１と他の方向に伸びている３本の放熱用配線４１とが積層され、サーマルビア４０上でこれらの放熱用配線４１同士を接続した積層配線の例を示している。しかし、放熱用配線４１については、必ずしも積層配線でなくてもよく、同一平面に６本の放熱用配線４１が形成された単層配線としてもよい。図８に示した放熱用ビア５０の配置例は、図６に示した配置例の変形である。そのため、前述と同様に、効率的に基板１０の熱をサーマルビア４０に伝達でき、冷却能力の高い半導体装置Ｓ１とすることができる。なお、放熱用ビア５０をサーマルビア４０を介して図８のようなＬ字型に配置するのみならず、放熱用ビア５０を他の二方向に配置することもできる。

図１０では、サーマルビア４０に対する三方向に９個の放熱用ビア５０が３個ずつ並んで配置され、サーマルビア４０とこれらの放熱用ビア５０とを６本の放熱用配線４１で接続した例を示している。また、図１１では、図１０に示した一点鎖線ＸＩ−ＸＩでの切断面における構成を示している。図１１についても、図９と同様に放熱用配線４１を積層配線とした例を示しているが、単層配線として形成してもよい。サーマルビア４０から見て三方向に発熱箇所がある場合には、３方向の発熱箇所へ向けて放熱用ビア５０を配置する。このような配置にすることにより、効率的に基板１０の熱をサーマルビア４０に伝達でき、冷却能力の高い半導体装置Ｓ１とすることができる。なお、図１０では、放熱用ビア５０をサーマルビア４０に対する三方向に配置した一例を示しているが、発熱箇所に合わせて他の三方向に配置してもよい。

図１２では、サーマルビア４０に対する四方向に１２個の放熱用ビア５０が３個ずつ並んで配置され、サーマルビア４０とこれらの放熱用ビア５０とを６本の放熱用配線４１で接続した例を示している。また、図１３では、図１２に示した一点鎖線ＸＩＩ−ＸＩＩでの切断面における構成を示している。図１３についても、図９と同様に放熱用配線４１を積層配線とした例を示しているが、単層配線として形成してもよい。サーマルビア４０から見て四方向に発熱箇所がある場合には、四方向の発熱箇所へ向けて放熱用ビア５０を配置する。このような配置にすることにより、効率的に基板１０の熱をサーマルビア４０に伝達でき、冷却能力の高い半導体装置Ｓ１とすることができる。なお、放熱用ビア５０を、図１２に示した十字型の四方向のみならず、発熱箇所に合わせて他の四方向に配置することもできる。

図１４では、四角形状に並べられた１６個の放熱用ビア５０がサーマルビア４０を囲むように配置され、サーマルビア４０とこれらの放熱用ビア５０とを複数の放熱用配線４１で接続した例を示している。また、図１５では、図１４に示した一点鎖線ＸＶ−ＸＶでの切断面における構成、図１６では、図１４に示した一点鎖線ＸＶＩ−ＸＶＩでの切断面における構成を示している。図１５、図１６についても、図９と同様に放熱用配線４１を積層配線とした例を示しているが、単層配線として形成してもよい。サーマルビア４０から見て複数方向に発熱箇所がある場合には、複数方向の発熱箇所へ向けて放熱用ビア５０を配置する。このような配置にすることにより、効率的に基板１０の熱をサーマルビア４０に伝達でき、冷却能力の高い半導体装置とすることができる。なお、図１４では、放熱用ビア５０をサーマルビア４０を四角形状に囲むように配置した例を示しているが、例えば円など他の配置にすることもできる。

図１７では、サーマルビア４０が複数配置され、隣り合う異なるサーマルビア４０同士の間に放熱用ビア５０が複数設けられ、全てのサーマルビア４０と放熱用ビア５０とを複数の放熱用配線４１で接続した例を示している。また、図１８では、図１７に示した一点鎖線ＸＶＩＩＩ−ＸＶＩＩＩでの切断面における構成、図１９では、図１７に示した一点鎖線ＸＩＸ−ＸＩＸでの切断面における構成を示している。複数の発熱箇所があり、発熱量が多い場合などには、放熱用ビア５０をサーマルビア４０の周囲に多く配置する。そして、放熱用ビア５０が放熱用配線４１を介して複数のサーマルビア４０に接続されるようにする。このような配置にすることで、発熱量が多い場合であっても、効率的に基板１０の熱を複数のサーマルビア４０に伝達でき、冷却能力の高い半導体装置Ｓ１とすることができる。

なお、放熱用ビア５０は、基板１０とサーマルビア４０もしくは放熱用配線４１とを接続していればよく、四角柱状、円柱状、四角錐台状などの様々な形状を取り得る。また、図４〜１９では放熱用ビア５０の配置例を示したが、放熱用ビア５０の数や個数については、特に制限はなく、発熱量や仕様に応じて適宜変更することができる。さらに、放熱用配線４１を放熱用ビア５０の個数に対応した数だけ設けた例を示したが、これに限らず、放熱用ビア５０の個数と異なる本数であってもよい。

また、本実施形態の半導体装置Ｓ１については、図２０に示す工程によっても作製できる。図２０に示す製造工程については、基板１０の表面１０ａ側に回路用配線２２および放熱用配線４１を形成した後に、裏面１０ｂ側からトレンチ１０ｅ、１０ｆを形成する点で図３、図４に示した製造工程と相違し、この相違点を中心に述べる。

図２０（ａ）に示すように、例えば図２（ａ）に示す工程と同様に、基板１０上に回路素子２０ａの一部および表面絶縁膜１１を形成する。その後、図２０（ｂ）に示すように、例えばドライエッチングにより放熱用ビア５０を形成するためのトレンチ１１ａ、１１ｂを設ける。そして、例えば蒸着などにより表面１０ａ側の全面に配線用材料を成膜し、ウェットエッチングなどによりパターニングして回路用配線２２、放熱用配線４１および放熱用ビア５０を形成しつつ、回路素子２０ａを設ける。その後、例えばＣＶＤにより、表面１１側にさらに絶縁膜を成膜して表面絶縁膜１１を厚く形成すると、図２０（ｃ）に示す状態となる。

次に、基板１０の裏面１０ｂ側を、例えばＣＭＰにより研磨して基板１０を薄化した後、図２０（ｄ）に示すように、例えばドライエッチングにより貫通電極３０およびサーマルビア４０を設けるためのトレンチ１０ｅ、１０ｆを形成する。この場合には、回路用配線２２および放熱用配線４１が露出する深さのトレンチ１０ｅ、１０ｆを形成するが、エッチングのレートと時間等の条件によりトレンチ１０ｅ、１０ｆの径および深さを調整する。なお、基板１０の厚みについては、図３（ｃ）に示す工程と同様、例えば数十〜１００μｍ程度であり、トレンチ１０ｅ、１０ｆの径については例えば１０μｍ程度に調整する。

次に、図２１（ａ）、（ｂ）に示すように、図２（ｃ）に示す工程と同様に、例えばＣＶＤにより裏面絶縁膜１４、電極絶縁膜１２およびサーマルビア絶縁膜１３を形成する。その後、電極絶縁膜１２のうち回路用配線２２を覆う部分およびサーマルビア絶縁膜１３のうち放熱用配線４１を覆う部分を例えばドライエッチングにより除去する。そして、例えば電解メッキによりメッキ層２１を形成する。

次に、図２１（ｃ）に示すように、前記トレンチ１０ｅ、１０ｆ以外に形成された不要な部位のメッキ層２１を、例えばＣＭＰにより研磨して除去する。これにより、貫通電極３０およびサーマルビア４０が形成される。

次に、図２１（ｄ）に示すように、図３（ｅ）に示す工程と同様に、例えば電解メッキにより貫通電極３０およびサーマルビア４０上にＣｕなどを積層させ、不要な部位を除去する。このような製造方法であっても、本実施形態の半導体装置Ｓ１を作製できるが、いずれの製造方法を選択してもよい。

（第２実施形態）
第２実施形態にかかる半導体装置について、図２２を参照して説明する。本実施形態は、図２２に示したように、放熱用ビア５０が表面１０ａ側に設けられておらず、裏面１０ｂ側に設けられているところが、上記第１実施形態と相違する。本実施形態では、この相違点を中心に述べることとする。

第２実施形態の半導体装置のサーマルビア４０は、サーマルビア４０を形成するために設けられたトレンチ１０ｆを埋めるように形成されつつ、トレンチ１０ｆから裏面絶縁膜１４の上にはみ出す形で設けられている。そして、サーマルビア４０のはみ出した部分が放熱用ビア５０を覆うように形成される。これにより、放熱用ビア５０がサーマルビア４０と接続された状態となっている。

次に、第２実施形態の半導体装置Ｓ１の製造方法の一例について、図２３、図２４を参照して説明する。

まず、図２３（ａ）、（ｂ）で示すように、例えば図２０（ａ）〜（ｃ）に示す工程と同様に、基板１０上に回路素子２０ａ、回路用配線２２、放熱用配線４１および表面絶縁膜１１を形成する。

次に、図２３（ｃ）に示すように、例えば図２０（ｄ）と同様の工程により、基板１０を薄化し、トレンチ１０ｅ、１０ｆを形成する。その後、図２３（ｄ）に示すように、例えばＣＶＤにより裏面絶縁膜１４、電極絶縁膜１２およびサーマルビア絶縁膜１３を形成する。そして、例えばドライエッチングにより、電極絶縁膜１２のうち回路用配線２２を覆う部分およびサーマルビア絶縁膜１３のうち放熱用配線４１を覆う部分を除去しつつ、裏面絶縁膜１４に放熱用ビア５０を形成するためのトレンチ１４ａを形成する。なお、上述した電極絶縁膜１２の一部分およびサーマルビア絶縁膜１３の一部分の除去、トレンチ１４ａの形成については、同時に行ってもよいし、別々に行ってもよい。

次に、図２４（ａ）、（ｂ）に示すように、例えば電解メッキなどによりトレンチ１０ｅ、１０ｆおよび１４ａを埋めるメッキ層２１を形成する。そして、例えばＣＭＰなどによりトレンチ１０ｅ、１０ｆおよび１４ａ以外に設けられたメッキ層およびシード層を除去する。これにより、貫通電極３０、サーマルビア４０および放熱用ビア５０が形成される。

次に、図２４（ｃ）に示すように、貫通電極３０およびサーマルビア４０を積層しつつ、サーマルビア４０についてはトレンチ１０ｆからはみ出しつつ放熱用ビア５０を覆う部分も合わせて形成する。具体的には、例えば電解メッキのためのシード層を裏面１４側の全面に成膜する。続けて、例えばスピンコートなどによりレジスト層をシード層上に成膜し、例えばフォトリソグラフィーにより、電解メッキによる積層する部分のレジスト層を除去する。続けて、電解メッキにより貫通電極３０およびサーマルビア４０の一部と、サーマルビア４０のうちトレンチ１０ｆからはみ出しつつ放熱用ビア５０を覆う部分とが形成されるまで積層を行う。その後、再びサーマルビア４０のうちトレンチ１０ｆからはみ出しつつ放熱用ビア５０を覆う部分に前述と同様にレジスト層を成膜した後、例えば電解メッキにより貫通電極３０とサーマルビア４０を積層する。その後、レジスト層を剥離液等で除去し、ウェットエッチングでシード層のうち不要な部分を除去する。これにより、放熱用ビア５０がサーマルビア４０に接続され、基板１０の熱をサーマルビア４０に伝達する放熱経路が形成される。

上記のように、基板１０のうち回路素子２０ａを備える面と反対面に放熱用ビア５０を備える半導体チップであっても、上記第１実施形態の半導体装置と同様に、回路素子２０ａの駆動により生じる熱を放熱用ビア５０からサーマルビア４０へ効率的に伝達できる。そのため、基板１０に熱が滞留しづらいことから、冷却能力が高く、動作の安定した半導体装置Ｓ１とすることができる。

（第３実施形態）
第３実施形態にかかる半導体装置について、図２５を参照して説明する。本実施形態は、図２５に示したように、放熱用ビア５０が表面１０ａ側および裏面１０ｂ側の両面に設けられているところが、上記第１、第２実施形態と相違するものであり、この相違点を中心に述べることとする。

第３実施形態にかかる半導体装置は、表面１０ａ側に備えられた放熱用ビア５０が放熱用配線４１に接続され、裏面１０ｂ側に備えられた放熱用ビア５０がサーマルビア４０のうちトレンチ１０ｆからはみ出した部分に接続された構造とされている。すなわち、表面１０ａ側と裏面１０ｂ側の両方に基板１０の熱を放熱する経路が設けられている。

次に、第２実施形態の半導体装置Ｓ１の製造方法の一例について、図２６、図２７を参照して説明する。

図２６（ａ）〜（ｃ）に示す手順については、例えば図２０（ａ）〜（ｄ）に示す工程と同様に行い、図２７（ａ）〜（ｃ）に示す手順については、例えば図２３（ｄ）、図２４（ａ）〜（ｃ）に示す工程の例と同様に行う。これにより、放熱用ビア５０が基板１０の表面１０ａ側と裏面１０ｂ側の両方に設けられた半導体装置を作製できる。

上記のように、基板１０の表面１０ａ側および裏面１０ｂ側の両面に放熱用ビア５０を備える半導体チップとすることで、上記第１、第２実施形態の半導体装置よりも、回路素子２０ａでの発熱を放熱用ビア５０からサーマルビア４０へ伝達する経路が多くなる。そのため、基板１０の熱がよりサーマルビア４０に伝達し、熱が基板１０に滞留しづらいことから、冷却能力が高く、動作の安定した半導体装置とすることができる。

（第４実施形態）
第４実施形態にかかる半導体装置について、図２８を参照して説明する。本実施形態は、図２８に示したように、貫通電極３０と電極絶縁膜１２との間に基板１０からなる電極環状層１０３、サーマルビア４０とサーマルビア絶縁膜１３との間に基板１０からなるサーマルビア環状層１０４を有する（以下「環状構造」という。）。この点が上記第１ないし第３実施形態と相違し、この相違点である環状構造を中心に述べることとする。

まず、環状構造を備えた半導体装置の製造方法の一例について、図２９、図３０を参照して説明する。

図２９（ａ）、（ｂ）で示すように、図２０（ａ）〜（ｃ）に示す工程と同様に、回路素子２０ａ、表面絶縁膜１１、回路用配線２２、放熱用配線４１および放熱用ビア５０を形成する。

次に、図２９（ｃ）で示すように、例えばＣＭＰにより裏面１０ｂ側から基板１０を研磨して基板１０を薄化する。その後、例えばドライエッチングにより裏面１０ｂ側から基板１０を貫通しつつ、回路用配線２２に向かって伸びる環状のトレンチ１０ｇ、放熱用配線４１に向かって伸びる環状のトレンチ１０ｈを形成する。

トレンチ１０ｇは、後述する貫通電極３０を中心としてトレンチ１０ｅよりも外側の位置であって、回路素子２０ａの内側に形成される。また、トレンチ１０ｈは、後述するサーマルビア４０を中心としてトレンチ１０ｆよりも外側の位置であって、放熱用ビア５０の内側に形成される。

これは、サーマルビア環状層１０４に放熱用ビア５０が接続されても、基板１０から放熱用ビア５０へ熱伝達がサーマルビア絶縁膜１３により妨げられ、冷却能力の高い半導体装置とならないためである。また、トレンチ１０ｇが放熱用配線４１に到達しないようにすることが好ましい。回路用配線２２および放熱用配線４１がドライエッチングにより削られると、回路素子２０ａの駆動のための経路や放熱のための経路が途切れたり、一部欠損したりすると、駆動しないか、もしくは熱伝達が妨げられ、冷却能力が高い半導体装置とならないためである。

次に、図２９（ｄ）で示すように、例えばＣＶＤなどにより絶縁性材料を成膜してトレンチ１０ｇ、１０ｈを埋め、裏面絶縁膜１４、電極絶縁膜１２およびサーマルビア絶縁膜１３を形成する。そして、図３０（ａ）で示すように、例えばドライエッチングによりトレンチ１０ｅ、１０ｆを形成する。これにより、電極絶縁膜１２の内側に配置され、貫通電極３０を覆う電極環状層１０３が形成され、サーマルビア絶縁膜１３の内側に配置され、サーマルビア４０を覆うサーマルビア環状層１０４が形成される。

次に、図３０（ｂ）、（ｃ）に示すように、例えば上記図２１（ｂ）、（ｃ）に示す工程と同様の手順により、貫通電極３０およびサーマルビア４０を形成する。これにより、環状構造を有する半導体装置Ｓ１を作製できる。

上記のような構成とすることにより、基板１０の熱を放熱用ビア５０から放熱用配線４１を通じてサーマルビア４０に伝達でき、冷却能力の高い、動作の安定した半導体装置Ｓ１とすることができる。また、貫通電極３０やサーマルビア４０が高温となった場合において、貫通電極３０やサーマルビア４０の熱膨張によって生ずる、線膨張係数の低い電極絶縁膜１２やサーマルビア絶縁膜１３への負荷を緩和できる。

具体的には、サーマルビアの例として、例えば基板１０にシリコンウエハ、サーマルビア絶縁膜１３にＳｉＯ_２、サーマルビア４０にＣｕを使用した場合を想定したとする。この場合、それぞれの線膨張係数については、シリコンウエハがおよそ４×１０^−６Ｋ^−１、ＳｉＯ_２がおよそ５．０×１０^−７Ｋ^−１、Ｃｕがおよそ１．７×１０^−５Ｋ^−１）となる。しかしながら、これらの配置関係については、通常、サーマルビア４０から基板１０に向かってＣｕ、ＳｉＯ_２、シリコンウエハの順となっているため、線膨張係数の大きさの順番となっていない。このため、サーマルビア４０（Ｃｕ）に熱が伝わると、これら３つの中で最も線膨張係数が高いＣｕが熱により最も伸びるものの、その周囲が最も線膨張係数の小さいＳｉＯ_２に覆われているため、Ｃｕの伸びをＳｉＯ_２が受けることとなる。つまり、線膨張係数差が大きい２つの材料が隣り合うことで線膨張係数の小さい材料に負荷がかかることとなり、半導体装置Ｓ１の消耗につながる。そこで、サーマルビア４０を覆うサーマルビア環状層１０４を設けることで、図３１に示すようにサーマルビア４０からサーマルビア絶縁膜１３に向かって線膨張係数の大きさ順に配置されることとなり、サーマルビア絶縁膜１３への負荷を緩和できる。これは、貫通電極３０を覆う電極環状層１０３を設けた場合も同様に言えることである。

これにより、貫通電極３０やサーマルビア４０が高温となっても、電極環状層１０３およびサーマルビア環状層１０４の存在により熱膨張の影響を緩和でき、電極絶縁膜１２およびサーマルビア絶縁膜１３の負荷を緩和して破損等を抑制し、半導体装置Ｓ１の安定性を高めることができる。なお、環状層を設ける場合には、サーマルビア環状層１０４のみを設けてもよいし、電極環状層１０３のみを設けてもよい。

（第５実施形態）
第５実施形態にかかる半導体装置について、図３２を参照して説明する。本実施形態は、図３２に示したように、半導体チップの貫通電極３０に第１のバンプ３１を、サーマルビア４０に第２のバンプ４２を設け、これらの複数の半導体チップを積層した構造である点で、上記第１ないし第４実施形態と相違し、この相違点を中心に述べることとする。

図３２では、複数の異なる半導体チップの貫通電極３０同士とサーマルビア４０同士をバンプを介して積層し、モールド樹脂６０で封止された半導体装置Ｓ１を、ヒートシンク８０に接続されたサーマルビア７１を有する回路基板７０に接続した例を示している。

第１のバンプ３１および第２のバンプ４２は、複数の半導体チップや他の部材と電気的に接合をするために設けられるものであり、例えばＳｎ、Ａｇ、Ｃｕなどの導電材料により構成されている。これらのバンプは、例えば電解メッキにより設けられる。具体的には、貫通電極３０およびサーマルビア４０を形成した後に、電解メッキを行うことにより形成することができる。

なお、貫通電極３０およびサーマルビア４０のうち基板１０から突き出た部分の高さについては、互いに異なる高さであってもよいが、これらの高さを揃えることが好ましい。半導体チップを積層する場合や他の基板等に接続する際の高さ調整などが容易になるためである。

半導体装置Ｓ１のうちモールド樹脂６０から露出した貫通電極３０およびサーマルビア４０を、回路基板７０の通電用配線７２、サーマルビア７１にそれぞれ接続する。なお、モールド樹脂６０は、例えばエポキシ樹脂等のモールド樹脂として用いられる公知の材料を用いることができる。この構成により、回路基板７０から通電して半導体チップを駆動させ、発生した熱をヒートシンク８０に伝達して半導体装置Ｓ１を冷却することができる。

なお、図３２では、異なる貫通電極３０同士およびサーマルビア４０同士を一直線に接続した例を示したが、これらについては接続がなされていればよく、一直線でない接続、例えばジグザグ型などの他の接続にしてもよい。

このような構成にすることにより、積層されたそれぞれの半導体チップの駆動による熱を効率よく外部に伝達でき、基板１０に熱が滞留しづらい。そのため、冷却能力が高く、動作の安定した半導体装置Ｓ１とすることができる。

なお、半導体装置を駆動させる際に、サーマルビア４０を駆動電源のグランドなどに接続して、サーマルビア４０、放熱用配線４１および放熱用ビア５０の電位をゼロにして駆動することで、さらに動作を安定させることができる。これは、サーマルビア４０、放熱用配線４１および放熱用ビア５０の電位をゼロに固定することで、後述する理由による半導体チップの誤作動を抑制することができるためである。サーマルビア４０の電位を固定しないまま半導体チップを駆動させると、サーマルビア４０、放熱用配線４１および放熱用ビア５０の電位が安定せず、サーマルビア４０、放熱用配線４１および放熱用ビア５０がアンテナとして機能してしまうことがある。このような状態になると、電子部品の内部での半導体のスイッチング動作等による電磁ノイズが放射され、近接する他の半導体チップの誤作動を招いたり、携帯電話等の外部からの電磁ノイズの影響を受けやすくなって半導体装置が誤作動したりしうる。そのため、サーマルビア４０、放熱用配線４１および放熱用ビア５０の電位をあらかじめ固定することで、このような誤作動を抑制することができる。

（他の実施形態）
なお、上記した各実施形態に示した半導体装置は、本発明の半導体装置の一例を示したものであり、上記の各実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。

例えば、上記第１ないし４実施形態の半導体装置において、貫通電極３０に第１のバンプ３１を、サーマルビア４０に第２のバンプ４２を設けてもよい。なお、第１のバンプ３１と第２のバンプ４２は、同じ材料を用いてもよく、異なる材料を用いてもよい。

また、図４ないし１９に示すサーマルビア４０、放熱用配線４１および放熱用ビア５０の配置例では、放熱用配線４１がサーマルビア４０のうち表面１０ａ側の露出部分を一部覆っていない例を示しているが、全てを覆うものであってもよい。さらに、回路用配線２２および放熱用配線４１の例では、長方形状の例を示しているが、これに限られず、円状、楕円状、網目状など他の形状としてもよい。

また、第３実施形態において、サーマルビア４０のうちトレンチ１０ｆをはみ出しつつ放熱用ビア５０を覆う部分とトレンチ１０ｆの上に続けて積層される部分との間に段差がある例を示しているが、半導体チップの積層等に支障がなければ段差を設けなくてもよい。

また、本発明の半導体装置Ｓ１の製造方法の一例として、トレンチ１０ｃとトレンチ１０ｄ、トレンチ１０ｅとトレンチ１０ｆ、貫通電極３０とサーマルビア４０などを同時に設ける例を述べたが、それぞれ別々に設けてもよい。さらに、第２ないし第４実施形態の製造方法の一例としては、トレンチ１０ｅ、１０ｆのように裏面１０ｂ側からトレンチを設けた例を示したが、上記第１実施形態の一例で述べたのと同様に、表面１０ａ側からトレンチ１０ｃ、１０ｄを設ける方法であってもよい。

１０ 基板
１２ 電極絶縁膜
１３ サーマルビア絶縁膜
２０ａ 回路素子
２２ 回路用配線
３０ 貫通電極
４０ サーマルビア
４１ 放熱用配線
５０ 放熱用ビア
１０４ サーマルビア環状層

Claims (9)

1. 一面側を表面（１０ａ）、他面側を裏面（１０ｂ）とする基板（１０）と、
   前記表面の上に設けられた表面絶縁膜（１１）と、
   前記裏面の上に設けられた裏面絶縁膜（１４）と、
   前記表面側に配置された回路素子（２０ａ）と、
   前記表面絶縁膜の上に形成されると共に、前記回路素子に電気的に接続された回路用配線（２２）と、
   前記基板に設けられた第１の貫通孔（１０１）の内壁に設けられた電極絶縁膜（１２）と、
   前記第１の貫通孔の内部に前記電極絶縁膜を介して配置され、前記基板を貫通するように設けられ、前記回路用配線を介して前記回路素子と電気的に接続された貫通電極（３０）と、
   前記基板に設けられた第２の貫通孔（１０２）の内壁に設けられたサーマルビア絶縁膜（１３）と、
   前記第２の貫通孔の内部に前記サーマルビア絶縁膜を介して配置され、前記基板を貫通するように設けられ、前記貫通電極から離れて配置されたサーマルビア（４０）と、
   前記表面絶縁膜の上に形成されると共に、前記サーマルビアに接して設けられた放熱用配線（４１）と、
   前記表面絶縁膜と前記裏面絶縁膜の少なくとも一方を貫通するように配置され、前記基板と接して設けられると共に、前記サーマルビアへの放熱経路を構成する放熱用ビア（５０）と、を備える半導体チップを有し、
   前記放熱用ビアは、前記裏面に配置されている半導体装置。
2. 前記サーマルビアと前記サーマルビア絶縁膜との間にＳｉからなる環状の層を有する請求項１に記載の半導体装置。
3. 前記放熱用ビアは、前記サーマルビアの周囲に複数配置されている請求項１または請求項２のいずれか１つに記載の半導体装置。
4. 前記サーマルビアは複数備えられ、該複数のサーマルビアが前記放熱用配線を介して繋げられている請求項１ないし３のいずれか１つに記載の半導体装置。
5. 前記放熱用ビアは、前記基板の両面に配置されている請求項１ないし４のいずれか１つに記載の半導体装置。
6. 前記放熱用ビアは、Ｔｉ、ＴｉＳｉ_２、Ｗ、ＷＳｉ_ｎ、Ｃｏ、ＣｏＳｉ_２の群から選ばれる少なくとも１つを含む材料である請求項１ないし５のいずれか１つに記載の半導体装置。
7. 前記サーマルビアは、Ｓｎを主成分とするはんだ材、Ｃｕ、Ｗ、Ｐｏｌｙ−Ｓｉの群から選ばれる少なくとも１つを含む材料である請求項１ないし６のいずれか１つに記載の半導体装置。
8. 前記貫通電極のうち前記裏面に露出した部位に第１のバンプ（３１）を備えると共に、前記サーマルビアのうち前記裏面に露出した部位に第２のバンプ（４２）を備える前記半導体チップが２つ以上積層されてなり、積層された複数の半導体チップの前記サーマルビアが前記第２のバンプを介して繋げられている請求項１ないし７のいずれか１つに記載の半導体装置。
9. 一面側を表面（１０ａ）、他面側を裏面（１０ｂ）とする基板（１０）と、
   前記表面の上に設けられた表面絶縁膜（１１）と、
   前記裏面の上に設けられた裏面絶縁膜（１４）と、
   前記表面側に配置された回路素子（２０ａ）と、
   前記表面絶縁膜の上に形成されると共に、前記回路素子に電気的に接続された回路用配線（２２）と、
   前記基板に設けられた第１の貫通孔（１０１）の内壁に設けられた電極絶縁膜（１２）と、
   前記第１の貫通孔の内部に前記電極絶縁膜を介して配置され、前記基板を貫通するように設けられ、前記回路用配線を介して前記回路素子と電気的に接続された貫通電極（３０）と、
   前記基板に設けられた第２の貫通孔（１０２）の内壁に設けられたサーマルビア絶縁膜（１３）と、
   前記第２の貫通孔の内部に前記サーマルビア絶縁膜を介して配置され、前記基板に設けられた第２の貫通孔（１０２）を通じて前記基板を貫通するように設けられ、前記貫通電極から離れて配置されたサーマルビア（４０）と、
   前記表面絶縁膜の上に形成されると共に、前記サーマルビアに接して設けられた放熱用配線（４１）と、
   前記表面絶縁膜と前記裏面絶縁膜の少なくとも一方を貫通するように配置され、前記基板と接して設けられると共に、前記サーマルビアへの放熱経路を構成する放熱用ビア（５０）と、を備える半導体チップを有する半導体装置の製造方法であって、
   前記基板を用意することと、
   前記表面の上に前記表面絶縁膜を形成することと、
   前記表面絶縁膜の上に、前記回路用配線および前記放熱用配線を形成することと、
   前記表面側と前記裏面側のいずれか一方向に、互いに離れたトレンチを複数形成することと、
   前記回路用配線および前記放熱用配線が形成された前記基板の厚みを前記裏面側から薄くすることと、
   薄くした前記基板の前記裏面の上に前記裏面絶縁膜を形成することと、
   前記裏面絶縁膜を貫通する孔を形成し、該孔の内に前記放熱用ビアを形成することと、
   前記複数のトレンチのうち一部に前記電極絶縁膜を形成することと、
   前記電極絶縁膜を形成したトレンチに前記貫通電極を形成することと、
   前記複数のトレンチのうち前記貫通電極を形成するトレンチとは異なるトレンチに前記サーマルビア絶縁膜を形成することと、
   前記サーマルビア絶縁膜を形成したトレンチから前記裏面絶縁膜上へはみ出しつつ、前記放熱用ビアの上を覆う前記サーマルビアを形成することと、を含む半導体装置の製造方法。

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