JP2012248754A - 半導体装置の製造方法、及び半導体装置 - Google Patents
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Abstract
【解決手段】本実施形態に係る半導体装置101(その製造方法)では、基板(例えば第1半導体チップ10)上に第1絶縁膜14を形成する工程と、第1絶縁膜14に開口部14Bを形成する工程と、第1絶縁膜14の開口部内に第2半導体チップ12を搭載する工程と、第2半導体チップ12上と第1絶縁膜14上とに跨いで、第2絶縁膜16を形成する工程と、を経た後、この状態で、第2絶縁膜16上に、配線構造26を形成する。
【選択図】図1
Description
また、他の固定方法としては、基板をエッチングした後、フィルムによって半導体チップを貼り付けて固定する方法も知られている(特許文献5等参照)。
また、半導体チップを基板に固定する際に、基板にエッチングを施すと、さらなる製造時間の増加と共に、基板の結晶欠陥を招く可能性が高くなってしまう。
また、本発明の課題は、半導体チップを搭載する基板の結晶欠陥が抑制された半導体装置を提供することである。
本発明の半導体装置の製造方法は、
基板上に第1絶縁膜を形成する工程と、
前記第1絶縁膜に開口部を形成する工程と、
前記第1絶縁膜の前記開口部内に半導体チップを搭載する工程と、
前記半導体チップ上と前記第1絶縁膜上とに跨いで、第2絶縁膜を形成する工程と、
前記第2絶縁膜上に、前記半導体チップと電気的に接続される配線構造を形成する工程と、
を少なくとも有する半導体装置の製造方法である8。
基板と、
前記基板上に設けられた第1絶縁膜であって、開口部を有する第1絶縁膜と、
前記第1絶縁膜の前記開口部内に搭載された半導体チップと、
前記半導体チップ上と前記第1絶縁膜上とに跨いで設けられた第2絶縁膜と、
前記第2絶縁膜上に設けられ、前記半導体チップと電気的に接続される配線構造と、
を少なくとも備える半導体装置である。
本発明によれば、半導体チップを搭載する基板の結晶欠陥が抑制された半導体装置を提供することができる。
第1半導体チップ10は、例えば、集積回路(図示せず)が設けられており、これと電気的に接続されるパッド電極10Aが主面に設けられている。そして、第1半導体チップ10の主面には、例えば、パッド電極10Aが露出するように、保護膜(不図示)が設けられている。
第2半導体チップ12も、同様に、例えば、集積回路(図示せず)が設けられており、これと電気的に接続されるパッド電極12Aが主面に設けられている。そして、第2半導体チップ12の主面には、例えば、パッド電極12Aが露出するように、保護膜(不図示)が設けられている。
第1絶縁膜14の開口部14Bは、その開口の大きさが搭載する第2半導体チップ12のチップサイズよりも大きく設けられている。そして、第2絶縁膜16は、第1絶縁膜14の開口部14Bを構成する壁面と第2半導体チップ12の側面との間隙に埋まり込ませるようにして設けられている。
配線構造26は、第1絶縁膜14及び第2絶縁膜16に設けられたコンタクトホール14Aを通じて、第1半導体チップ10のパッド電極10Aと電気的に接続される配線18Aと、配線18Aの一部上に設けられ、配線18Aの一部と電気的な接続されるポスト電極20Aと、を有してる。
また、配線構造26は、第2絶縁膜16に設けられたコンタクトホール16Aを通じて、第2半導体チップ12のパッド電極12Aと電気的に接続される配線18Bと、配線18Bの一部上に設けられ、配線18Bの一部と電気的な接続されるポスト電極20Bと、を有してる。
そして、配線18A及び配線18Bは、第2絶縁膜16と層間絶縁膜22との間に介在して設けられている。ポスト電極20A及びポスト電極20Bは、層間絶縁膜22に覆われつつ、頂面が層間絶縁膜22から露出するようにして設けられている。
具体的には、外部接続端子24Aは、例えば、配線構造26のポスト電極20Aの頂面上に設けられている。これにより、外部接続端子24Aは、配線構造26の配線18A及びポスト電極20Aを通じて、第1半導体チップ10のパッド電極10Aと電気的な接続が図られている。
一方、外部接続端子24Bは、例えば、配線構造26のポスト電極20Bの頂面上に設けられている。これにより、外部接続端子24Bは、配線構造26の配線18B及びポスト電極20Bを通じて、第2半導体チップ12のパッド電極12Aと電気的な接続が図られている。
図2〜図3は、本実施形態に係る半導体装置の製造方法を示す工程図である。
具体的には、例えば、第1絶縁膜14の材料種に応じて、スピンコート法、印刷法、CVD(化学気相成長)法、スパッタリング法等を利用して、第1絶縁膜14をウエハ10B上に形成する。
特に、汎用性、加工性の観点から、第1絶縁膜14としては、ポリイミド樹脂膜(特に、感光性のポリイミド樹脂膜)であることがよい。
なお、第1絶縁膜14は、第2半導体チップ12のハンドリング性(後述する第1絶縁膜14の開口部14B内に第2半導体チップ12を搭載するときの搬送性)の観点から、第2半導体チップ12よりも薄く形成することがよい。
具体的には、例えば、第1絶縁膜14の材料種に応じて、リソグラフィー法、ドライエッチング法を利用して、第1絶縁膜14に開口部14Bを形成する。
そして、開口部14Bは、例えば、ウエハ10B(第1半導体チップ10)の表面を露出するようにして、つまり、第1絶縁膜14を貫通し、ウエハ10B(第1半導体チップ10)の表面に到達するようにしてするようにして形成する。
但し、開口部14Bは、第2半導体チップ12のハンドリング性(後述する第1絶縁膜14の開口部14B内に第2半導体チップ12を搭載するときの搬送性)の観点から、第2半導体チップ12よりも浅く形成することがよい。
具体的には、例えば、パッド電極12Aが設けられた主面とは反対側の面をウエハ10B(第1半導体チップ10)と対向するようにして、第1絶縁膜14の開口部14B内に第2半導体チップ12を搭載する(図4参照)。
具体的には、例えば、第2絶縁膜16の材料種に応じて、スピンコート法、印刷法、CVD(化学気相成長)法、スパッタリング法等を利用して、第2絶縁膜16を形成する。
特に、汎用性、加工性の観点から、第2絶縁膜16としては、ポリイミド樹脂膜(特に、感光性のポリイミド樹脂膜)であることがよい。
同様に、例えば、フォリソグラフィー法、ドライエッチング法を利用して、第2半導体チップ12のパッド電極12Aと電気的な接続を図るためのコンタクトを取るコンタクトホール16Aを第2絶縁膜16に形成する。
同様に、例えば、めっき法を利用して、コンタクトホール16Aを埋め込むようにして、第2半導体チップ12のパッド電極12Aと電気的な接続を図りつつ、第2絶縁膜16上に配線18B(例えばタングステン(W)、銅(Cu)、アルミニウム(Al)等の層)を形成する。
なお、配線18A及び配線18Bは、各コンタクトホールを完全に埋め込む必要はなく、各コンタクトホールの底部で各パッド電極との電気的接続が図れるように形成すればよい。
つまり、配線18A及び配線18Bは、例えば、ウエハ10B(第1半導体チップ10)の第2半導体チップ12が搭載された面側を重力方向に向けた状態で、ウエハ10B(第1半導体チップ10)に形成した第1絶縁膜14及び第2絶縁膜16をめっき液28に浸して、めっき処理を行って形成する(図5参照)。
なお、本めっき処理は、ウエハ10B(第1半導体チップ10)の第2半導体チップ12が搭載された面側を重力方向と反対方向(上方)に向けた状態で行ってもよい。
同様に、例えば、めっき法、スパッタリング法等を利用して、配線18Bの一部と電気的な接続を図りつつ、ポスト電極20B(例えばタングステン(W)、銅(Cu)、アルミニウム(Al)等で構成された柱状電極)を形成する。
なお、配線構造26は、これら構造に限られず、多層配線構造等の周知の配線構造であってもよい。
具体的には、ハンダボール、ハンダペーストの半田付けにより、配線構造26のポスト電極20A及びポスト電極20Bの頂面(層間絶縁膜22から露出した面)に、それぞれ外部接続端子24A及び外部接続端子24Bを形成する。これにより、配線構造26の配線及びポスト電極を通じて、各半導体チップとの電気的な接続が図られる。
そして、この状態で、第2絶縁膜16上に、配線構造26を形成している。
このため、第2半導体チップ12は、粘着フィルムを使用したり、ウエハ10B(第1半導体チップ10)をエッチングすることなく、ウエハ10B(第1半導体チップ10)に固定化することができる。
特に、第1半導体チップ10上に第2半導体チップ12が搭載されたWCSPを製造するにあたって、第2半導体チップ12を第1半導体チップ10に搭載する際の位置合わせ部を製造工程の大幅な増加を伴うことなくなる。
また、得られる半導体装置101は、第1半導体チップ10に対してエッチングが施されていないことから、半導体チップを搭載する第1半導体チップ10の結晶欠陥が抑制されている。これは、第2半導体チップ12を粘着フィルムを使用したり、ウエハ10B(第1半導体チップ10)のエッチングを行うと、ウエハ10B(第1半導体チップ10)に負荷があっかり、結晶欠陥が発生する確率が上昇するが、本実施形態では、これら処理を行わず、ウエハ10B(第1半導体チップ10)に負荷がかかり難いためである。
このため、第2半導体チップ12は、平面性に優れた第1半導体チップ10の表面上に搭載されることから、第1半導体チップ10の表面に対して、傾きなく第2半導体チップ12が搭載され、接続不良等の不具合の発生が抑制される。
また、第1絶縁膜14を必要以上に厚膜化する必要ななくなるという利点もある。
本状態でめっき処理を行っても、第2半導体チップ12は第2絶縁膜16により固定化されていることから、第2半導体チップ12の落下、位置ズレが生じない。
また、第2半導体チップ12は第2絶縁膜16により固定化されていると、本めっき処理の他、例えば、第2絶縁膜16にコンタクトホール16Aを形成する際、コンタクトホール16Aと第2半導体チップ12(そのパッド電極12A)とのズレが生じることを抑制したり、第2絶縁膜16形成後のウエハ10B(第1半導体チップ10)を搬送する際、その物理的衝撃等による第2半導体チップ12の位置ズレの発生も抑制できる。
本形態の場合、第1絶縁膜14として樹脂膜(特に、粘着性を有する樹脂膜:例えば、感光性のポリイミド樹脂膜等)を適用すれば、開口部14B底面が粘着性を有する樹脂面で構成されることから、第1絶縁膜14の開口部14B内に第2半導体チップ12を搭載したとき、開口部14Bの底面との密着性が向上し、第2半導体チップ12の位置ズレが抑制される。
10A パッド電極
10B ウエハ
12 第2半導体チップ
12A パッド電極
14 第1絶縁膜
14A コンタクトホール
14B 開口部
16 第2絶縁膜
16A コンタクトホール
18A、18B 配線
20A、20B ポスト電極
22 層間絶縁膜
24A、24B 外部接続端子
26 配線構造
28 めっき液
101 半導体装置
Claims (7)
- 基板上に第1絶縁膜を形成する工程と、
前記第1絶縁膜に開口部を形成する工程と、
前記第1絶縁膜の前記開口部内に半導体チップを搭載する工程と、
前記半導体チップ上と前記第1絶縁膜上とに跨いで、第2絶縁膜を形成する工程と、
前記第2絶縁膜上に、前記半導体チップと電気的に接続される配線構造を形成する工程と、
を少なくとも有する半導体装置の製造方法。 - 前記第1絶縁膜に開口部を形成する工程において、前記開口部の大きさが前記半導体チップのチップサイズよりも大きくなるように、前記開口部を形成し、
前記第2絶縁膜を形成する工程において、第1絶縁膜の開口部を構成する壁面と前記半導体チップの側面との間隙に埋まり込ませるようにして、第2絶縁膜を形成する請求項1に記載の半導体装置の製造方法。 - 前記開口部を形成する工程が、前記基板の表面が露出するように、前記第1絶縁膜に開口部を形成する工程である請求項1又は2に記載の半導体装置の製造方法。
- 前記配線構造を形成する工程が、前記基板の半導体チップが搭載された面側を重力方向に向けた状態で、めっき処理により、前記第2絶縁膜上に配線を形成する工程を含む請求項1〜3のいずれか1項に記載の半導体装置の製造方法。
- 前記第1絶縁膜及び第2絶縁膜が、感光性のポリイミド樹脂膜である請求項1〜4のいずれか1項に記載の半導体装置の製造方法。
- 基板と、
前記基板上に設けられた第1絶縁膜であって、開口部を有する第1絶縁膜と、
前記第1絶縁膜の前記開口部内に搭載された半導体チップと、
前記半導体チップ上と前記第1絶縁膜上とに跨いで設けられた第2絶縁膜と、
前記第2絶縁膜上に設けられ、前記半導体チップと電気的に接続される配線構造と、
を少なくとも備える半導体装置。 - 前記第1絶縁膜の開口部の大きさが、前記半導体チップのチップサイズよりも大きく、
前記第2絶縁膜が、前記第1絶縁膜の開口部を構成する壁面と前記半導体チップの側面との間隙に埋まり込んで設けられている請求項6に記載の半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011120759A JP2012248754A (ja) | 2011-05-30 | 2011-05-30 | 半導体装置の製造方法、及び半導体装置 |
US13/482,847 US8835227B2 (en) | 2011-05-30 | 2012-05-29 | Semiconductor device fabrication method and semiconductor device |
CN2012101725979A CN102810484A (zh) | 2011-05-30 | 2012-05-30 | 半导体装置的制造方法及半导体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011120759A JP2012248754A (ja) | 2011-05-30 | 2011-05-30 | 半導体装置の製造方法、及び半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2012248754A true JP2012248754A (ja) | 2012-12-13 |
Family
ID=47234164
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011120759A Pending JP2012248754A (ja) | 2011-05-30 | 2011-05-30 | 半導体装置の製造方法、及び半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8835227B2 (ja) |
JP (1) | JP2012248754A (ja) |
CN (1) | CN102810484A (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8772058B2 (en) * | 2012-02-02 | 2014-07-08 | Harris Corporation | Method for making a redistributed wafer using transferrable redistribution layers |
US9496211B2 (en) * | 2012-11-21 | 2016-11-15 | Intel Corporation | Logic die and other components embedded in build-up layers |
KR20140130922A (ko) * | 2013-05-02 | 2014-11-12 | 삼성전자주식회사 | 반도체 패키지 및 그 제조 방법 |
CN103730379A (zh) | 2014-01-16 | 2014-04-16 | 苏州晶方半导体科技股份有限公司 | 芯片封装方法及结构 |
RU2663688C1 (ru) * | 2014-09-26 | 2018-08-08 | Интел Корпорейшн | Корпусированная интегральная схема, содержащая соединенный проволочными перемычками многокристальный пакет |
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Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4395775B2 (ja) | 2005-10-05 | 2010-01-13 | ソニー株式会社 | 半導体装置及びその製造方法 |
JP2007103715A (ja) | 2005-10-05 | 2007-04-19 | Sony Corp | 半導体装置及びその製造方法 |
JP2007103716A (ja) | 2005-10-05 | 2007-04-19 | Sony Corp | 半導体装置及びその製造方法 |
CN101232004A (zh) * | 2007-01-23 | 2008-07-30 | 联华电子股份有限公司 | 芯片堆叠封装结构 |
US7843056B2 (en) * | 2009-02-20 | 2010-11-30 | National Semiconductor Corporation | Integrated circuit micro-module |
JP2012007200A (ja) * | 2010-06-23 | 2012-01-12 | Lapis Semiconductor Co Ltd | めっき方法 |
-
2011
- 2011-05-30 JP JP2011120759A patent/JP2012248754A/ja active Pending
-
2012
- 2012-05-29 US US13/482,847 patent/US8835227B2/en active Active
- 2012-05-30 CN CN2012101725979A patent/CN102810484A/zh active Pending
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Also Published As
Publication number | Publication date |
---|---|
US8835227B2 (en) | 2014-09-16 |
US20120306068A1 (en) | 2012-12-06 |
CN102810484A (zh) | 2012-12-05 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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|
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|
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|
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