JP2011119481A5

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Publication number: JP2011119481A5
Application number: JP2009275861A
Authority: JP
Filing date: 2009-12-03
Publication date: 2012-12-13
Anticipated expiration: 2029-12-03

Description

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。本発明の一実施形態における半導体装置は、インターポーザと、前記インターポーザ上に設けられた半導体チップとを有する。前記インターポーザは、該インターポーザの厚さ方向に延在して互いに電気的に絶縁された複数の柱状導体と、前記半導体チップと前記複数の柱状導体との間に介在する、前記複数の柱状導体側の第１配線層、前記半導体チップ側の第２配線層、および前記第１配線層と前記第２配線層との間の絶縁層と、を有している。前記複数の柱状導体間には、外部に開放される空隙が設けられている。前記複数の柱状導体は、前記絶縁層から露出された前記第１配線層の表面と電気的に接続されている。前記半導体チップは、前記絶縁層から露出された前記第２配線層の表面と電気的に接続されている。前記空隙側における、前記複数の柱状導体と接続されずに前記絶縁層から露出された前記第１配線層の表面および前記複数の柱状導体のそれぞれの側面は、絶縁膜で覆われている。

本発明者が検討している半導体装置を模式的に示す説明図である。本発明の一実施形態における半導体装置を模式的に示す断面図である。図２に示す半導体装置を模式的に示す平面図である。図２、図３に示す半導体装置を有機基板に搭載した状態を模式的に示す断面図である。本発明の一実施形態における製造工程中の半導体装置を模式的に示す断面図である。図５に続く製造工程中の半導体装置を模式的に示す断面図である。図６に続く製造工程中の半導体装置を模式的に示す断面図である。図７に続く製造工程中の半導体装置を模式的に示す断面図である。図８に続く製造工程中の半導体装置を模式的に示す断面図である。図９に続く製造工程中の半導体装置を模式的に示す断面図である。本発明の他の実施形態における半導体装置を模式的に示す断面図である。本発明の他の実施形態における製造工程中の半導体装置を模式的に示す断面図である。本発明の他の実施形態における半導体装置を模式的に示す断面図である。本発明の他の実施形態における製造工程中の半導体装置を模式的に示す断面図である。本発明の他の実施形態における半導体装置を模式的に示す断面図である。本発明の他の実施形態における製造工程中の半導体装置を模式的に示す断面図である。本発明の他の実施形態における半導体装置を模式的に示す断面図である。半導体装置の要部を模式的に示す断面図である。半導体装置の要部を模式的に示す断面図である。本発明の他の実施形態における半導体装置を模式的に示す断面図である。

（実施形態１）
まず、本実施形態における半導体装置の構造について図２および図３を参照して説明する。図２は本実施形態における半導体装置１Ａを模式的に示す断面図であり、図３は半導体装置１Ａを模式的に示す平面図である。図２では図３のＡ−Ａ線における半導体装置１Ａの断面が示されている。また、図３では半導体装置１Ａの裏面側からみた平面が示されており、裏面と反対面であるデバイス面に搭載されているチップＣＰ１、ＣＰ２、ＣＰ３、ＣＰ４（破線で示す）が透視して示されている。また、図３では理解を容易にするために柱状導体１０および枠体２０にはハッチングを付している。

図１８では、例えば図２で示した柱状導体１０側面の絶縁膜１２が、先端側から一部後退した状態となっている。例えばはんだバンプなどの接合部材と接続する場合、柱状導体１０の導体との接触面積が増加し、また濡れ性が絶縁膜１２（例えば、酸化シリコン膜）より導体（例えば、銅）が良いため、接合部材の保持に有利となり、半導体装置の信頼性を向上させることができる。図１８に示したような構造は、例えば、図１０を参照して説明したエッチング工程で、エッチング強度を調整することで形成することができる。

一方、図１９では、例えば図２で示した柱状導体１０が、先端側から一部後退した状態となっている。例えばはんだバンプなどの接合部材と接続する場合、はんだと柱状導体１０の導体との接触面積が減少するため、はんだバンプ（接合部材）の小径化に有利となる。例えば、半導体装置の小型化などに伴い、小径化されたはんだバンプを有する半導体装置の信頼性を向上することができる。図１９に示したような構造は、例えば、図１０で説明したエッチング工程後、柱状導体１０（例えば、銅）をエッチングすること（例えば、塩化第二銅液を用いる）で形成することができる。

Claims

インターポーザと、前記インターポーザ上に設けられた半導体チップとを有する半導体装置であって、
前記インターポーザは、
該インターポーザの厚さ方向に延在して互いに電気的に絶縁された複数の柱状導体と、
前記半導体チップと前記複数の柱状導体との間に介在する、前記複数の柱状導体側の第１配線層、前記半導体チップ側の第２配線層、および前記第１配線層と前記第２配線層との間の絶縁層と、
を有し、
前記複数の柱状導体間には、外部に開放される空隙が設けられ、
前記複数の柱状導体は、前記絶縁層から露出された前記第１配線層の表面と電気的に接続され、
前記半導体チップは、前記絶縁層から露出された前記第２配線層の表面と電気的に接続され、
前記空隙側における、前記複数の柱状導体と接続されずに前記絶縁層から露出された前記第１配線層の表面および前記複数の柱状導体のそれぞれの側面は、絶縁膜で覆われていることを特徴とする半導体装置。
請求項１記載の半導体装置において、
前記絶縁層から露出された前記第１配線層の表面には、前記絶縁膜を介して、前記第１配線層から延在する前記複数の柱状導体の根元を覆い、前記複数の柱状導体の立設を補強する第１補強材が設けられていることを特徴とする半導体装置。
請求項１または２記載の半導体装置において、
前記複数の柱状導体のそれぞれの側面には、前記絶縁膜を介して、前記複数の柱状導体の立設を補強する第２補強材が設けられていることを特徴とする半導体装置。
請求項２または３記載の半導体装置において、
前記第１補強材には、スリットが形成されていることを特徴とする半導体装置。
請求項１〜４のいずれか一項に記載の半導体装置において、
前記柱状導体の先端側の一部が、該柱状導体の側面を覆う前記絶縁膜から突出し、または後退していることを特徴とする半導体装置。
（ａ）第１面とその反対面の第２面を有する基板に、厚さ方向に延在する複数の貫通孔を形成する工程と、
（ｂ）前記複数の貫通孔の内壁を含む前記基板の表面全体に絶縁膜を形成する工程と、
（ｃ）前記（ｂ）工程後、前記複数の貫通孔のそれぞれを導体で充填することによって、前記基板の厚さ方向に延在して互いに電気的に絶縁された複数の柱状導体を形成する工程と、
（ｄ）前記（ｃ）工程後、前記基板の第１面上に前記複数の柱状導体と電気的に接続される第１配線層、前記第１配線層を覆う絶縁層、前記絶縁層上の第２配線層を形成する工程と、
（ｅ）前記基板の第２面側から前記基板をエッチングすることによって、前記複数の柱状導体と接続されずに前記絶縁層から露出する前記第１配線層の表面および前記複数の柱状導体のそれぞれの側面を覆う前記絶縁膜を残存させて、前記複数の柱状導体間に空隙を形成する工程と、
（ｆ）前記絶縁層から露出する前記第２配線層の表面に、半導体チップを電気的に接続して搭載する工程と、
を含むことを特徴とする半導体装置の製造方法。
請求項６記載の半導体装置の製造方法において、
前記（ａ）工程で前記複数の貫通孔を囲む貫通溝を形成した後、前記（ｃ）工程で前記貫通溝を導体で充填すること、または、
前記（ｄ）工程後、前記基板の第２面にレジストパターンを形成した後、前記（ｅ）工程で前記基板をエッチングすること、
によって前記複数の柱状導体を囲む枠体を形成することを特徴とする半導体装置の製造方法。
請求項６または７記載の半導体装置の製造方法において、
前記（ｅ）工程では、前記第１配線層から延在する前記複数の柱状導体の根元を覆うように前記基板を残存させてエッチングすることを特徴とする半導体装置の製造方法。
請求項６または７記載の半導体装置の製造方法において、
前記（ｄ）工程後、前記（ｅ）工程前に、前記複数の柱状導体の、前記基板の第２面側端部のそれぞれに、前記柱状導体の径より大きいパターンを形成し、
前記（ｅ）工程では、前記パターンをマスクに前記基板をエッチングすることによって、前記複数の柱状導体のそれぞれの側面に前記絶縁膜を介して、前記複数の柱状導体の立設を補強する補強材を形成することを特徴とする半導体装置の製造方法。
請求項６または７記載の半導体装置の製造方法において、
前記（ｅ）工程では、前記複数の柱状導体間にスリットを形成するように、前記基板を除去することを特徴とする半導体装置の製造方法。