JP2004071719A - インターポーザおよびその製造方法、並びに電子回路装置およびその製造方法 - Google Patents
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Abstract
【課題】実装基板に接続する突起電極とインターポーザを構成する半導体基板とのショートを防止することができるインターポーザおよびその製造方法、並びに当該インターポーザを用いた電子回路装置およびその製造方法に関する。
【解決手段】インターポーザ1に複数の半導体チップ2が実装された電子回路装置の実装基板3への実装時において、インターポーザ1に形成されたバンプ電極30は少なからず変形するが、その変形が大きい場合であっても、シリコン基板10の実装基板3に対向する面上を被覆する絶縁層40が陽極酸化により選択的に形成されていることから、シリコン基板10とバンプ電極30とが直接接触することはなく、バンプ電極30とシリコン基板10とのショートが回避される。
【選択図】図2
【解決手段】インターポーザ1に複数の半導体チップ2が実装された電子回路装置の実装基板3への実装時において、インターポーザ1に形成されたバンプ電極30は少なからず変形するが、その変形が大きい場合であっても、シリコン基板10の実装基板3に対向する面上を被覆する絶縁層40が陽極酸化により選択的に形成されていることから、シリコン基板10とバンプ電極30とが直接接触することはなく、バンプ電極30とシリコン基板10とのショートが回避される。
【選択図】図2
Description
【0001】
【発明の属する技術分野】
本発明は、例えば、シリコンウェーハを利用したインターポーザおよびその製造方法、並びに当該インターポーザに電子素子を搭載した電子回路装置およびその製造方法に関する。
【0002】
【従来の技術】
デジタルネットワーク情報社会の進化に対応して、マルチメディア機器を始めとするデジタル家電や携帯情報端末を中心とした電子機器が著しく発展している。その結果、半導体に対する多機能化や高性能化に対する要求が高まり、1チップに高度なシステム機能を詰め込んだシステムオンチップ(SOC:System OnChip) が注目を集めている。
【0003】
システムオンチップは、従来ボード上で実現してきたシステムを一つのシリコンチップ上で実現するもので、低消費電力、高性能、実装面積削減というメリットが大きいものである。
【0004】
しかし、最近、システムオンチップの開発期間の長期化や、様々なシステム機能を一つのチップに統合するための開発リスクが問題となり始め、システムオンチップと同等の機能を短期間、低コストで実現できる可能性を秘めるシステムインパッケージ(SIP:System In Package)技術が注目されている。
【0005】
システムインパッケージとは、複数のLSIを単一のパッケージに封止してシステム化を実現したものであり、最終的にはシステムオンチップと同等の機能を低コストで供給することを目指すものである。
【0006】
図8(a)は従来のいわゆるシステムインパッケージ技術を適用した電子回路装置の断面図であり、図8(b)は図8(a)のF部における拡大断面図である。
図8に示す電子回路装置では、インターポーザ100上に複数の半導体チップ200が搭載されている。
【0007】
インターポーザ100は、シリコンウェーハ等から形成されたシリコン基板110に対し絶縁層111により絶縁した状態で、当該シリコン基板110を貫通する例えば銅からなる貫通導電層112を有し、シリコン基板110の一方の面上には当該貫通導電層112に接続する配線層120が形成され、シリコン基板110の他方の面上には各貫通導電層112に接続されたバンプ電極130が形成されている。
【0008】
半導体チップ200には、回路形成面側にバンプ電極200aが形成されており、インターポーザ100の配線層120とバンプ電極200aとを接続するように、インターポーザ100上に実装されている。
【0009】
上記のインターポーザ100は、シリコンウェーハ等からなるシリコン基板110上に、通常の半導体製造におけるウェーハプロセスやアセンブリ工程の技術を用いて配線層120を形成し、シリコン基板110の裏面から裏面研削装置(BGR:Backside Grinder) を用いて貫通導電層112をシリコン基板110の裏面から露出させた後、バンプ電極130を形成することにより製造される。
【0010】
図9(a)は、上記の電子回路装置を実装基板上に実装した後の断面図であり、図9(b)は図9(a)のG部における拡大断面図である。
【0011】
図9に示すように、上記構成の電子回路装置は、インターポーザ100に形成されたバンプ電極130と実装基板300の図示しない配線とを接続することにより、実装基板上に実装されて使用される。
【0012】
インターポーザ100に複数の半導体チップ200が搭載された電子回路装置を実装基板300へ実装する際には、例えば、電子回路装置を実装基板300に向けて加圧および加熱してバンプ電極130を熔融させることにより、実装基板300の配線とバンプ電極130とを接合させる。
あるいは、電子回路装置を実装基板300へ向けて加圧した状態でバンプ電極130と実装基板300の配線との接合部に超音波振動を加えることにより、バンプ電極130と実装基板300の配線とを接合させる。
【0013】
【発明が解決しようとする課題】
従って、実装基板300への実装後において、インターポーザ100に形成されたバンプ電極130は少なからず変形し、その変形が大きい場合には、図9(b)に示すように、シリコン基板110とバンプ電極130とがH部において接触してしまう場合がある。
【0014】
電子回路装置は使用時において発熱し、シリコン基板110の温度も向上することから、半導体であるシリコン基板110の導電率は温度の上昇に伴い大きくなり、シリコン基板110とバンプ電極130との接触により、ショートしてしまうこととなる。
【0015】
このように、シリコン基板110とバンプ電極130とが接触した場合には、上記の電子回路装置は不良品となり使用することはできないことから、電子回路装置の歩留りの低下を引き起こす要因となってしまっていた。
【0016】
本発明は上記の事情に鑑みてなされたものであり、その目的は、実装基板に接続する突起電極とインターポーザを構成する半導体基板とのショートを防止することができるインターポーザおよびその製造方法、並びに当該インターポーザを用いた電子回路装置およびその製造方法を提供することにある。
【0017】
【課題を解決するための手段】
上記の目的を達成するため、本発明のインターポーザは、一方の面に複数の電子素子を搭載し、他方の面を突起電極により実装基板に接続させて、前記電子素子と前記実装基板とを電気的に接続するインターポーザであって、半導体基板と、前記半導体基板を貫通し、当該半導体基板に絶縁した状態において埋め込まれ、前記突起電極に接続する貫通導電層と、前記半導体基板の前記一方の面上に形成され、前記貫通導電層と前記電子素子とを電気的に接続する配線層と、露出した前記貫通導電層を除く、前記他方の面における前記半導体基板上に形成された絶縁層とを有する。
【0018】
上記の目的を達成するため、本発明の電子回路装置は、複数の電子素子と、当該複数の電子素子を一方の面に搭載するインターポーザとを有し、前記インターポーザの他方の面を突起電極により実装基板に接続させる電子回路装置であって、前記インターポーザは、半導体基板と、前記半導体基板を貫通し、当該半導体基板に絶縁した状態において埋め込まれ、前記突起電極に接続する貫通導電層と、前記半導体基板の前記一方の面上に形成され、前記貫通導電層と前記電子素子とを電気的に接続する配線層と、露出した前記貫通導電層を除く、前記他方の面における前記半導体基板上に形成された絶縁層とを有する。
【0019】
上記の本発明のインターポーザおよび電子回路装置では、インターポーザを構成する半導体基板の他方の面側には、露出した貫通導電層を除く部位に絶縁層が形成されている。
従って、インターポーザの他方の面を突起電極により実装基板に接続させる際に、実装基板とインターポーザの貫通導電層とを接続する突起電極と半導体基板とが直接接触することが回避される。
【0020】
さらに、上記の目的を達成するため、本発明のインターポーザの製造方法は、一方の面に複数の電子素子を搭載し、他方の面を突起電極により実装基板に接続させて、前記電子素子と前記実装基板とを電気的に接続するインターポーザの製造方法であって、半導体基板の途中の深さまで開孔を形成する工程と、前記半導体基板の前記開孔に、当該半導体基板に絶縁した状態において導電層を埋め込んで形成する工程と、前記半導体基板の前記一方の面上に、前記導電層と前記電子素子とを電気的に接続する配線層を形成する工程と、前記半導体基板の前記他方の面を研磨して、前記導電層を前記半導体基板の前記他方の面から露出させて、貫通導電層を形成する工程と、露出した前記貫通導電層を除く、前記他方の面における前記半導体基板上に、陽極酸化により選択的に絶縁層を形成する工程とを有する。
【0021】
さらに、上記の目的を達成するため、本発明の電子回路装置の製造方法は、複数の電子素子と、当該複数の電子素子を一方の面に搭載するインターポーザとを有し、前記インターポーザの他方の面を突起電極により実装基板に接続させる電子回路装置の製造方法であって、半導体基板の途中の深さまで開孔を形成する工程と、前記半導体基板の前記開孔に、当該半導体基板に絶縁した状態において導電層を埋め込んで形成する工程と、前記半導体基板の前記一方の面上に、前記導電層に接続する配線層を形成する工程と、前記半導体基板の前記他方の面を研磨して、前記導電層を前記半導体基板の前記他方の面から露出させて、貫通導電層を形成する工程と、露出した前記貫通導電層を除く、前記他方の面における前記半導体基板上に、陽極酸化により選択的に絶縁層を形成する工程とを有するインターポーザを形成する工程と、前記インターポーザの前記一方の面上に、前記配線層に接続するように複数の電子素子を実装する工程とを有する。
【0022】
上記の本発明のインターポーザおよび電子回路装置の製造方法では、インターポーザを構成する半導体基板の他方の面側において、貫通導電層を除く部位に陽極酸化により選択的に絶縁層を形成している。
従って、インターポーザの他方の面を突起電極により実装基板に接続させる際に、実装基板とインターポーザの貫通導電層とを接続する突起電極と半導体基板とが直接接触することが回避される。
【0023】
【発明の実施の形態】
以下に、本発明のインターポーザおよびそれを用いた電子回路装置の実施の形態について、図面を参照して説明する。
【0024】
図1(a)は、本実施形態に係る電子回路装置の断面図であり、図1(b)は図1(a)のA部における拡大断面図である。
図1に示すように、本実施形態に係る電子回路装置は、インターポーザ1上に複数の半導体チップ2が実装されているものである。
【0025】
インターポーザ1は、シリコンウェーハからなるシリコン基板10の一方の面上に形成された配線層20と、他方の面上に形成されたバンプ電極(突起電極)30とを有する。シリコン基板10は、例えば、50μm程度の厚さを有する。
【0026】
シリコン基板10には、一方の面から他方の面へと貫通する埋め込み用孔が形成されており、当該埋め込み用孔の内壁を被覆して酸化シリコンや窒化シリコン等からなる絶縁層11が形成され、当該絶縁層11によりシリコン基板10に絶縁した状態で、埋め込み用孔を充填する銅等からなる貫通導電層12が形成されている。
【0027】
シリコン基板10の一方の面上には、酸化シリコン等からなる第1層間絶縁膜21が形成されており、当該第1層間絶縁膜21には貫通導電層12を露出するコンタクトホールが形成されており、当該コンタクトホール内に例えばタングステン、アルミニウム、銅等の導電層が埋め込まれることにより、第1層コンタクトプラグ22が形成されている。
【0028】
第1層間絶縁膜21上には、第1層コンタクトプラグ22に接続するアルミニウム、銅等の導電体からなる第1層配線23が形成されており、当該第1層配線23および第1層間絶縁膜21を被覆して、酸化シリコン等からなる第2層間絶縁膜24が形成されている。
【0029】
第2層間絶縁膜24には第1層配線23の電極取り出し部を露出するコンタクトホールが形成されており、当該コンタクトホール内に例えばタングステン、アルミニウム、銅等の導電層が埋め込まれることにより、第2層コンタクトプラグ25が形成されている。
【0030】
第2層間絶縁膜24上には、第2層コンタクトプラグ25に接続するアルミニウム、銅等の導電体からなる第2層配線26が形成されている。
上記の第1層間絶縁膜21、第1層コンタトプラグ22、第1層配線23、第2層間絶縁膜24、第2層コンタクトプラグ25、第2層配線26により配線層20が構成されている。なお、本実施形態では、配線層20は2層配線により構成されている例を示しているが、さらなる多層配線により構成されていてもよい。
【0031】
各半導体チップ2は、電子回路形成面上にバンプ電極2aが形成されており、電子回路形成面をインターポーザ1の配線層20に向けて、いわゆるフリップチップ実装されている。各半導体チップ2のバンプ電極2aと第2層配線26とが電気的に接続されることにより、各半導体チップ2のバンプ電極2aは、第2層配線26、第2層コンタクトプラグ25、第1層配線23、第1層コンタクトプラグ22を介して各貫通導電層12に電気的に接続されることとなる。
【0032】
シリコン基板10の他方の面上には、シリコン基板10の各貫通導電層12が形成された部分を除いて、シリコン基板10の表面を被覆する酸化シリコン等からなる絶縁層40が形成されており、各貫通導電層12に接続してはんだ等からなるバンプ電極30が形成されている。
【0033】
図2(a)は、上記の本実施形態に係る電子回路装置を実装基板上に実装した後の断面図であり、図2(b)は図2(a)のB部における拡大断面図である。
【0034】
図2(a)に示すように、上記構成の電子回路装置は、インターポーザ1に形成されたバンプ電極30と実装基板3の図示しない配線とを接続するように、実装基板3上に実装されて使用される。
【0035】
インターポーザ1に複数の半導体チップ2が搭載された電子回路装置を実装基板3へ実装する際には、例えば、電子回路装置を実装基板3に向けて加圧および加熱してバンプ電極30を熔融させることにより、実装基板3の配線とバンプ電極30とを接合させる。
あるいは、電子回路装置を実装基板3へ向けて加圧した状態でバンプ電極30と実装基板3の配線との接合部に超音波振動を加えることにより、バンプ電極30と実装基板3の配線とを接合させる。
【0036】
上記の実装基板3への実装時において、インターポーザ1に形成されたバンプ電極30は少なからず変形するが、その変形が大きい場合であっても、図2(b)に示すように、本実施形態ではシリコン基板10の実装基板3に対向する面上を被覆する絶縁層40が形成されていることから、シリコン基板10とバンプ電極30とが直接接触することはなく、バンプ電極30とシリコン基板10とのショートを回避することができる。
【0037】
従って、本実施形態に係るインターポーザおよび電子回路装置によれば、電子回路装置の実装基板3への実装時において、バンプ電極30とシリコン基板10とのショートを防止することができることから、歩留りの良い信頼性のある電子回路装置を得ることができる。
【0038】
次に、上記の本実施形態に係るインターポーザおよびそれを用いた電子回路装置の製造方法について説明する。
【0039】
まず、図3(a)に示すように、膜厚が600〜700μm程度のシリコンウェーハからなるシリコン基板10にフォトリソグラフィ技術により、貫通導電層を形成する部位に開口を有するレジストマスクを形成し、当該レジストマスクをマスクとして、エッチングを行なうことにより、シリコン基板10の途中の深さまで、例えば50μm程度の深さで埋め込み用孔10aを形成する。なお、レジストをマスクとせずに、窒化シリコン膜等のハードマスクをエッチングマスクとしてもよい。
【0040】
次に、図3(b)に示すように、上記の埋め込み用孔10aの内壁面を被覆するように全面に、例えばCVD(Chemical Vapor Deposition)法により、酸化シリコン膜や窒化シリコン膜等からなる絶縁層11を形成する。
続いて、埋め込み用孔10aを充填するように絶縁層11上に、例えばスパッタリング法によって銅膜を核成長層として堆積させ、次いで、無電解メッキにより銅膜を形成することにより、後に貫通導電層となる導電層12aを形成する。
【0041】
次に、図4(c)に示すように、CMP(Chemical Mechanical Polishing)法により、シリコン基板10上に堆積した導電層12aおよび絶縁層11を除去することにより、埋め込み用孔10a内にのみ絶縁層11および導電層12aを残す。
【0042】
次に、図4(d)に示すように、シリコン基板10上に、例えば、CVD法により酸化シリコン膜を堆積させて第1層間絶縁膜21を形成し、当該第1層間絶縁膜21にレジストマスクを用いて導電層12aを露出するコンタクトホールを形成する。
続いて、コンタクトホール内を充填するようにタングステン、アルミニウム、等の導電層からなる第1層コンタクトプラグ22を形成し、第1層間絶縁膜21上にアルミニウム等を堆積させてパターニングすることにより第1層コンタクトプラグ22に接続する第1層配線23を形成する。なお、第1層間絶縁膜21に予め配線溝を形成し、銅等を埋め込んだ後、CMP法によって不要な銅膜を除去するダマシン法により、第1層配線23を形成してもよい。
【0043】
次に、図5(e)に示すように、第1層配線23および第1層間絶縁膜21上に、例えば、CVD法により酸化シリコン膜を堆積させて第2層間絶縁膜24を形成し、当該第2層間絶縁膜24にレジストマスクを用いて第1層配線23に達するコンタクトホールを形成する。
続いて、コンタクトホール内を充填するようにタングステン、アルミニウム、等の導電層からなる第2層コンタクトプラグ25を形成し、第2層間絶縁膜24上にアルミニウム等を堆積させてパターニングすることにより第2層コンタクトプラグ25に接続する第2層配線26を形成する。なお、第2層間絶縁膜24に予め配線溝を形成し、銅等を埋め込んだ後、CMP法によって不要な銅膜を除去するダマシン法により、第2層配線26を形成してもよい。
【0044】
図5(e)のC部における拡大断面図を図7(a)に示す。図7(a)に示すように、上記の工程後では、シリコン基板10の途中の深さまで形成された埋め込み用孔10a内には絶縁層11を介して導電層12aが充填されており、導電層12aは未だシリコン基板10を貫通していない状態にある。
【0045】
次に、図5(f)に示すように、裏面研削装置(BGR:Backside Grinder)を用いて、上記のシリコン基板10の裏面を例えばダイアモンド砥石によって研削して、図5(f)のD部の拡大断面図である図7(b)に示すように、シリコン基板10の裏面から導電層12aを露出させることにより、シリコン基板10を貫通する貫通導電層12を形成する。このとき、例えば、シリコン基板10は600〜700μmの膜厚から50μm程度の厚さにまで加工される。
【0046】
次に、図6(g)および図6(g)のE部における拡大断面図である図7(c)に示すように、陽極酸化により、シリコン基板10の表面に、例えば1〜3μm程度の酸化シリコンからなる絶縁層40を形成する。
陽極酸化は、シリコン基板10に通電した状態で、当該シリコン基板10を電解溶液中に浸漬することにより、シリコン基板の露出表面のみ酸化させる方法であるため、シリコン基板10とは絶縁した状態にある貫通導電層12の表面は酸化されることはなく、シリコン基板10の露出表面のみが選択的に酸化されることとなる。
このときの陽極酸化の条件は、例えば、電解液として濃度が0.5〜2mol/l程度のシュウ酸溶液を用い、印加電圧を30〜100V程度とする。
【0047】
次に、図6(h)に示すように、インターポーザ1の配線層20上に、電子回路形成面にバンプ電極2aが形成された複数の半導体チップ2を実装する。当該工程では、半導体チップ2をインターポーザ1に向けて加圧および加熱してバンプ電極2aを熔融させることにより、インターポーザ1の第2層配線26とバンプ電極2aとを接合させる。あるいは、半導体チップ2をインターポーザ1へ向けて加圧した状態でバンプ電極2aとインターポーザ1の第2層配線26との接合部に超音波振動を加えることにより、バンプ電極2aとインターポーザ1の第2層配線26とを接合させる。
【0048】
以降の工程としては、インターポーザ1の各貫通導電層12に接続するはんだからなるバンプ電極30を形成することにより、図1(a)に示す電子回路装置が製造される。なお、バンプ電極30を構成するはんだとしては、Sn−Pbの共晶はんだや、Sn−Ag系、Sn−Ag−Cu系、Sn−Ag−Bi系、Sn−Zn系等などの鉛レスはんだを用いることができる。
【0049】
上記の本実施形態に係るインターポーザおよび電子回路装置の製造方法によれば、インターポーザ1を構成するシリコン基板10の露出表面に陽極酸化により選択的に絶縁層40を形成することにより、後の電子回路装置の実装基板3への実装工程において、バンプ電極30とシリコン基板10とのショートを防止することができるインターポーザおよび電子回路装置を製造することができる。
【0050】
本発明は、上記の実施形態の説明に限定されない。
例えば、本実施形態では、バンプ電極30をインターポーザ1側に形成する例について説明したが、バンプ電極30を実装基板3側に形成して、インターポーザ1の貫通導電層12とバンプ電極30とが接続するように、電子回路装置を実装基板3へ実装してもよい。この場合においても、バンプ電極30の変形によるバンプ電極30とシリコン基板10とのショートを防止することができる。
【0051】
また、絶縁層30の形成には、製造工程の追加をできるだけ抑制する観点から1工程のみでシリコン基板10の露出表面に絶縁層40を形成することができる陽極酸化を採用することが好ましいが、これに限られるものでない。また、陽極酸化の条件について一例を上げて説明したが、種々の条件で陽極酸化することができる。
また、シリコン基板10の厚みや、配線層を構成する配線材料、層間絶縁膜の材料について例示したが、これに限られるものでない。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【0052】
【発明の効果】
本発明のインターポーザによれば、実装基板に接続する突起電極とインターポーザを構成する半導体基板とのショートを防止することができる。
本発明の電子回路装置によれば、実装基板に接続する突起電極とインターポーザを構成する半導体基板とのショートを防止することができる。
【0053】
本発明のインターポーザの製造方法によれば、実装基板に接続する突起電極とインターポーザを構成する半導体基板とのショートを防止することができるインターポーザを製造することができる。
本発明の電子回路装置によれば、実装基板に接続する突起電極とインターポーザを構成する半導体基板とのショートを防止することができる電子回路装置を製造することができる。
【図面の簡単な説明】
【図1】図1(a)は、本実施形態に係る電子回路装置の断面図であり、図1(b)は図1(a)のA部における拡大断面図である。
【図2】図2(a)は、本実施形態に係る電子回路装置を実装基板上に実装した後の断面図であり、図2(b)は図2(a)のB部における拡大断面図である。
【図3】本実施形態に係るインターポーザおよび電子回路装置の製造における工程断面図である。
【図4】本実施形態に係るインターポーザおよび電子回路装置の製造における工程断面図である。
【図5】本実施形態に係るインターポーザおよび電子回路装置の製造における工程断面図である。
【図6】本実施形態に係るインターポーザおよび電子回路装置の製造における工程断面図である。
【図7】図7(a)は図5(e)のC部における拡大断面図であり、図7(b)は図5(f)のD部における拡大断面図であり、図7(c)は図6(g)のE部における拡大断面図である。
【図8】図8(a)は従来のいわゆるシステムインパッケージ技術を適用した電子回路装置の断面図であり、図8(b)は図8(a)のF部における拡大断面図である。
【図9】図9(a)は、従来の電子回路装置を実装基板上に実装した後の断面図であり、図9(b)は図9(a)のG部における拡大断面図である。
【符号の説明】
1…インターポーザ、2…半導体チップ、2a…バンプ電極、3…実装基板、10…シリコン基板、10a…埋め込み用孔、11…絶縁層、12…貫通導電層、12a…導電層、20…配線層、21…第1層間絶縁膜、22…第1層コンタクトプラグ、23…第1層配線、24…第2層間絶縁膜、25…第2層コンタクトプラグ、26…第2層配線、30…バンプ電極、40…絶縁層、100…インターポーザ、110…シリコン基板、111…絶縁層、112…貫通導電層、120…配線層、130…バンプ電極、200…半導体チップ、200a…バンプ電極、300…実装基板。
【発明の属する技術分野】
本発明は、例えば、シリコンウェーハを利用したインターポーザおよびその製造方法、並びに当該インターポーザに電子素子を搭載した電子回路装置およびその製造方法に関する。
【0002】
【従来の技術】
デジタルネットワーク情報社会の進化に対応して、マルチメディア機器を始めとするデジタル家電や携帯情報端末を中心とした電子機器が著しく発展している。その結果、半導体に対する多機能化や高性能化に対する要求が高まり、1チップに高度なシステム機能を詰め込んだシステムオンチップ(SOC:System OnChip) が注目を集めている。
【0003】
システムオンチップは、従来ボード上で実現してきたシステムを一つのシリコンチップ上で実現するもので、低消費電力、高性能、実装面積削減というメリットが大きいものである。
【0004】
しかし、最近、システムオンチップの開発期間の長期化や、様々なシステム機能を一つのチップに統合するための開発リスクが問題となり始め、システムオンチップと同等の機能を短期間、低コストで実現できる可能性を秘めるシステムインパッケージ(SIP:System In Package)技術が注目されている。
【0005】
システムインパッケージとは、複数のLSIを単一のパッケージに封止してシステム化を実現したものであり、最終的にはシステムオンチップと同等の機能を低コストで供給することを目指すものである。
【0006】
図8(a)は従来のいわゆるシステムインパッケージ技術を適用した電子回路装置の断面図であり、図8(b)は図8(a)のF部における拡大断面図である。
図8に示す電子回路装置では、インターポーザ100上に複数の半導体チップ200が搭載されている。
【0007】
インターポーザ100は、シリコンウェーハ等から形成されたシリコン基板110に対し絶縁層111により絶縁した状態で、当該シリコン基板110を貫通する例えば銅からなる貫通導電層112を有し、シリコン基板110の一方の面上には当該貫通導電層112に接続する配線層120が形成され、シリコン基板110の他方の面上には各貫通導電層112に接続されたバンプ電極130が形成されている。
【0008】
半導体チップ200には、回路形成面側にバンプ電極200aが形成されており、インターポーザ100の配線層120とバンプ電極200aとを接続するように、インターポーザ100上に実装されている。
【0009】
上記のインターポーザ100は、シリコンウェーハ等からなるシリコン基板110上に、通常の半導体製造におけるウェーハプロセスやアセンブリ工程の技術を用いて配線層120を形成し、シリコン基板110の裏面から裏面研削装置(BGR:Backside Grinder) を用いて貫通導電層112をシリコン基板110の裏面から露出させた後、バンプ電極130を形成することにより製造される。
【0010】
図9(a)は、上記の電子回路装置を実装基板上に実装した後の断面図であり、図9(b)は図9(a)のG部における拡大断面図である。
【0011】
図9に示すように、上記構成の電子回路装置は、インターポーザ100に形成されたバンプ電極130と実装基板300の図示しない配線とを接続することにより、実装基板上に実装されて使用される。
【0012】
インターポーザ100に複数の半導体チップ200が搭載された電子回路装置を実装基板300へ実装する際には、例えば、電子回路装置を実装基板300に向けて加圧および加熱してバンプ電極130を熔融させることにより、実装基板300の配線とバンプ電極130とを接合させる。
あるいは、電子回路装置を実装基板300へ向けて加圧した状態でバンプ電極130と実装基板300の配線との接合部に超音波振動を加えることにより、バンプ電極130と実装基板300の配線とを接合させる。
【0013】
【発明が解決しようとする課題】
従って、実装基板300への実装後において、インターポーザ100に形成されたバンプ電極130は少なからず変形し、その変形が大きい場合には、図9(b)に示すように、シリコン基板110とバンプ電極130とがH部において接触してしまう場合がある。
【0014】
電子回路装置は使用時において発熱し、シリコン基板110の温度も向上することから、半導体であるシリコン基板110の導電率は温度の上昇に伴い大きくなり、シリコン基板110とバンプ電極130との接触により、ショートしてしまうこととなる。
【0015】
このように、シリコン基板110とバンプ電極130とが接触した場合には、上記の電子回路装置は不良品となり使用することはできないことから、電子回路装置の歩留りの低下を引き起こす要因となってしまっていた。
【0016】
本発明は上記の事情に鑑みてなされたものであり、その目的は、実装基板に接続する突起電極とインターポーザを構成する半導体基板とのショートを防止することができるインターポーザおよびその製造方法、並びに当該インターポーザを用いた電子回路装置およびその製造方法を提供することにある。
【0017】
【課題を解決するための手段】
上記の目的を達成するため、本発明のインターポーザは、一方の面に複数の電子素子を搭載し、他方の面を突起電極により実装基板に接続させて、前記電子素子と前記実装基板とを電気的に接続するインターポーザであって、半導体基板と、前記半導体基板を貫通し、当該半導体基板に絶縁した状態において埋め込まれ、前記突起電極に接続する貫通導電層と、前記半導体基板の前記一方の面上に形成され、前記貫通導電層と前記電子素子とを電気的に接続する配線層と、露出した前記貫通導電層を除く、前記他方の面における前記半導体基板上に形成された絶縁層とを有する。
【0018】
上記の目的を達成するため、本発明の電子回路装置は、複数の電子素子と、当該複数の電子素子を一方の面に搭載するインターポーザとを有し、前記インターポーザの他方の面を突起電極により実装基板に接続させる電子回路装置であって、前記インターポーザは、半導体基板と、前記半導体基板を貫通し、当該半導体基板に絶縁した状態において埋め込まれ、前記突起電極に接続する貫通導電層と、前記半導体基板の前記一方の面上に形成され、前記貫通導電層と前記電子素子とを電気的に接続する配線層と、露出した前記貫通導電層を除く、前記他方の面における前記半導体基板上に形成された絶縁層とを有する。
【0019】
上記の本発明のインターポーザおよび電子回路装置では、インターポーザを構成する半導体基板の他方の面側には、露出した貫通導電層を除く部位に絶縁層が形成されている。
従って、インターポーザの他方の面を突起電極により実装基板に接続させる際に、実装基板とインターポーザの貫通導電層とを接続する突起電極と半導体基板とが直接接触することが回避される。
【0020】
さらに、上記の目的を達成するため、本発明のインターポーザの製造方法は、一方の面に複数の電子素子を搭載し、他方の面を突起電極により実装基板に接続させて、前記電子素子と前記実装基板とを電気的に接続するインターポーザの製造方法であって、半導体基板の途中の深さまで開孔を形成する工程と、前記半導体基板の前記開孔に、当該半導体基板に絶縁した状態において導電層を埋め込んで形成する工程と、前記半導体基板の前記一方の面上に、前記導電層と前記電子素子とを電気的に接続する配線層を形成する工程と、前記半導体基板の前記他方の面を研磨して、前記導電層を前記半導体基板の前記他方の面から露出させて、貫通導電層を形成する工程と、露出した前記貫通導電層を除く、前記他方の面における前記半導体基板上に、陽極酸化により選択的に絶縁層を形成する工程とを有する。
【0021】
さらに、上記の目的を達成するため、本発明の電子回路装置の製造方法は、複数の電子素子と、当該複数の電子素子を一方の面に搭載するインターポーザとを有し、前記インターポーザの他方の面を突起電極により実装基板に接続させる電子回路装置の製造方法であって、半導体基板の途中の深さまで開孔を形成する工程と、前記半導体基板の前記開孔に、当該半導体基板に絶縁した状態において導電層を埋め込んで形成する工程と、前記半導体基板の前記一方の面上に、前記導電層に接続する配線層を形成する工程と、前記半導体基板の前記他方の面を研磨して、前記導電層を前記半導体基板の前記他方の面から露出させて、貫通導電層を形成する工程と、露出した前記貫通導電層を除く、前記他方の面における前記半導体基板上に、陽極酸化により選択的に絶縁層を形成する工程とを有するインターポーザを形成する工程と、前記インターポーザの前記一方の面上に、前記配線層に接続するように複数の電子素子を実装する工程とを有する。
【0022】
上記の本発明のインターポーザおよび電子回路装置の製造方法では、インターポーザを構成する半導体基板の他方の面側において、貫通導電層を除く部位に陽極酸化により選択的に絶縁層を形成している。
従って、インターポーザの他方の面を突起電極により実装基板に接続させる際に、実装基板とインターポーザの貫通導電層とを接続する突起電極と半導体基板とが直接接触することが回避される。
【0023】
【発明の実施の形態】
以下に、本発明のインターポーザおよびそれを用いた電子回路装置の実施の形態について、図面を参照して説明する。
【0024】
図1(a)は、本実施形態に係る電子回路装置の断面図であり、図1(b)は図1(a)のA部における拡大断面図である。
図1に示すように、本実施形態に係る電子回路装置は、インターポーザ1上に複数の半導体チップ2が実装されているものである。
【0025】
インターポーザ1は、シリコンウェーハからなるシリコン基板10の一方の面上に形成された配線層20と、他方の面上に形成されたバンプ電極(突起電極)30とを有する。シリコン基板10は、例えば、50μm程度の厚さを有する。
【0026】
シリコン基板10には、一方の面から他方の面へと貫通する埋め込み用孔が形成されており、当該埋め込み用孔の内壁を被覆して酸化シリコンや窒化シリコン等からなる絶縁層11が形成され、当該絶縁層11によりシリコン基板10に絶縁した状態で、埋め込み用孔を充填する銅等からなる貫通導電層12が形成されている。
【0027】
シリコン基板10の一方の面上には、酸化シリコン等からなる第1層間絶縁膜21が形成されており、当該第1層間絶縁膜21には貫通導電層12を露出するコンタクトホールが形成されており、当該コンタクトホール内に例えばタングステン、アルミニウム、銅等の導電層が埋め込まれることにより、第1層コンタクトプラグ22が形成されている。
【0028】
第1層間絶縁膜21上には、第1層コンタクトプラグ22に接続するアルミニウム、銅等の導電体からなる第1層配線23が形成されており、当該第1層配線23および第1層間絶縁膜21を被覆して、酸化シリコン等からなる第2層間絶縁膜24が形成されている。
【0029】
第2層間絶縁膜24には第1層配線23の電極取り出し部を露出するコンタクトホールが形成されており、当該コンタクトホール内に例えばタングステン、アルミニウム、銅等の導電層が埋め込まれることにより、第2層コンタクトプラグ25が形成されている。
【0030】
第2層間絶縁膜24上には、第2層コンタクトプラグ25に接続するアルミニウム、銅等の導電体からなる第2層配線26が形成されている。
上記の第1層間絶縁膜21、第1層コンタトプラグ22、第1層配線23、第2層間絶縁膜24、第2層コンタクトプラグ25、第2層配線26により配線層20が構成されている。なお、本実施形態では、配線層20は2層配線により構成されている例を示しているが、さらなる多層配線により構成されていてもよい。
【0031】
各半導体チップ2は、電子回路形成面上にバンプ電極2aが形成されており、電子回路形成面をインターポーザ1の配線層20に向けて、いわゆるフリップチップ実装されている。各半導体チップ2のバンプ電極2aと第2層配線26とが電気的に接続されることにより、各半導体チップ2のバンプ電極2aは、第2層配線26、第2層コンタクトプラグ25、第1層配線23、第1層コンタクトプラグ22を介して各貫通導電層12に電気的に接続されることとなる。
【0032】
シリコン基板10の他方の面上には、シリコン基板10の各貫通導電層12が形成された部分を除いて、シリコン基板10の表面を被覆する酸化シリコン等からなる絶縁層40が形成されており、各貫通導電層12に接続してはんだ等からなるバンプ電極30が形成されている。
【0033】
図2(a)は、上記の本実施形態に係る電子回路装置を実装基板上に実装した後の断面図であり、図2(b)は図2(a)のB部における拡大断面図である。
【0034】
図2(a)に示すように、上記構成の電子回路装置は、インターポーザ1に形成されたバンプ電極30と実装基板3の図示しない配線とを接続するように、実装基板3上に実装されて使用される。
【0035】
インターポーザ1に複数の半導体チップ2が搭載された電子回路装置を実装基板3へ実装する際には、例えば、電子回路装置を実装基板3に向けて加圧および加熱してバンプ電極30を熔融させることにより、実装基板3の配線とバンプ電極30とを接合させる。
あるいは、電子回路装置を実装基板3へ向けて加圧した状態でバンプ電極30と実装基板3の配線との接合部に超音波振動を加えることにより、バンプ電極30と実装基板3の配線とを接合させる。
【0036】
上記の実装基板3への実装時において、インターポーザ1に形成されたバンプ電極30は少なからず変形するが、その変形が大きい場合であっても、図2(b)に示すように、本実施形態ではシリコン基板10の実装基板3に対向する面上を被覆する絶縁層40が形成されていることから、シリコン基板10とバンプ電極30とが直接接触することはなく、バンプ電極30とシリコン基板10とのショートを回避することができる。
【0037】
従って、本実施形態に係るインターポーザおよび電子回路装置によれば、電子回路装置の実装基板3への実装時において、バンプ電極30とシリコン基板10とのショートを防止することができることから、歩留りの良い信頼性のある電子回路装置を得ることができる。
【0038】
次に、上記の本実施形態に係るインターポーザおよびそれを用いた電子回路装置の製造方法について説明する。
【0039】
まず、図3(a)に示すように、膜厚が600〜700μm程度のシリコンウェーハからなるシリコン基板10にフォトリソグラフィ技術により、貫通導電層を形成する部位に開口を有するレジストマスクを形成し、当該レジストマスクをマスクとして、エッチングを行なうことにより、シリコン基板10の途中の深さまで、例えば50μm程度の深さで埋め込み用孔10aを形成する。なお、レジストをマスクとせずに、窒化シリコン膜等のハードマスクをエッチングマスクとしてもよい。
【0040】
次に、図3(b)に示すように、上記の埋め込み用孔10aの内壁面を被覆するように全面に、例えばCVD(Chemical Vapor Deposition)法により、酸化シリコン膜や窒化シリコン膜等からなる絶縁層11を形成する。
続いて、埋め込み用孔10aを充填するように絶縁層11上に、例えばスパッタリング法によって銅膜を核成長層として堆積させ、次いで、無電解メッキにより銅膜を形成することにより、後に貫通導電層となる導電層12aを形成する。
【0041】
次に、図4(c)に示すように、CMP(Chemical Mechanical Polishing)法により、シリコン基板10上に堆積した導電層12aおよび絶縁層11を除去することにより、埋め込み用孔10a内にのみ絶縁層11および導電層12aを残す。
【0042】
次に、図4(d)に示すように、シリコン基板10上に、例えば、CVD法により酸化シリコン膜を堆積させて第1層間絶縁膜21を形成し、当該第1層間絶縁膜21にレジストマスクを用いて導電層12aを露出するコンタクトホールを形成する。
続いて、コンタクトホール内を充填するようにタングステン、アルミニウム、等の導電層からなる第1層コンタクトプラグ22を形成し、第1層間絶縁膜21上にアルミニウム等を堆積させてパターニングすることにより第1層コンタクトプラグ22に接続する第1層配線23を形成する。なお、第1層間絶縁膜21に予め配線溝を形成し、銅等を埋め込んだ後、CMP法によって不要な銅膜を除去するダマシン法により、第1層配線23を形成してもよい。
【0043】
次に、図5(e)に示すように、第1層配線23および第1層間絶縁膜21上に、例えば、CVD法により酸化シリコン膜を堆積させて第2層間絶縁膜24を形成し、当該第2層間絶縁膜24にレジストマスクを用いて第1層配線23に達するコンタクトホールを形成する。
続いて、コンタクトホール内を充填するようにタングステン、アルミニウム、等の導電層からなる第2層コンタクトプラグ25を形成し、第2層間絶縁膜24上にアルミニウム等を堆積させてパターニングすることにより第2層コンタクトプラグ25に接続する第2層配線26を形成する。なお、第2層間絶縁膜24に予め配線溝を形成し、銅等を埋め込んだ後、CMP法によって不要な銅膜を除去するダマシン法により、第2層配線26を形成してもよい。
【0044】
図5(e)のC部における拡大断面図を図7(a)に示す。図7(a)に示すように、上記の工程後では、シリコン基板10の途中の深さまで形成された埋め込み用孔10a内には絶縁層11を介して導電層12aが充填されており、導電層12aは未だシリコン基板10を貫通していない状態にある。
【0045】
次に、図5(f)に示すように、裏面研削装置(BGR:Backside Grinder)を用いて、上記のシリコン基板10の裏面を例えばダイアモンド砥石によって研削して、図5(f)のD部の拡大断面図である図7(b)に示すように、シリコン基板10の裏面から導電層12aを露出させることにより、シリコン基板10を貫通する貫通導電層12を形成する。このとき、例えば、シリコン基板10は600〜700μmの膜厚から50μm程度の厚さにまで加工される。
【0046】
次に、図6(g)および図6(g)のE部における拡大断面図である図7(c)に示すように、陽極酸化により、シリコン基板10の表面に、例えば1〜3μm程度の酸化シリコンからなる絶縁層40を形成する。
陽極酸化は、シリコン基板10に通電した状態で、当該シリコン基板10を電解溶液中に浸漬することにより、シリコン基板の露出表面のみ酸化させる方法であるため、シリコン基板10とは絶縁した状態にある貫通導電層12の表面は酸化されることはなく、シリコン基板10の露出表面のみが選択的に酸化されることとなる。
このときの陽極酸化の条件は、例えば、電解液として濃度が0.5〜2mol/l程度のシュウ酸溶液を用い、印加電圧を30〜100V程度とする。
【0047】
次に、図6(h)に示すように、インターポーザ1の配線層20上に、電子回路形成面にバンプ電極2aが形成された複数の半導体チップ2を実装する。当該工程では、半導体チップ2をインターポーザ1に向けて加圧および加熱してバンプ電極2aを熔融させることにより、インターポーザ1の第2層配線26とバンプ電極2aとを接合させる。あるいは、半導体チップ2をインターポーザ1へ向けて加圧した状態でバンプ電極2aとインターポーザ1の第2層配線26との接合部に超音波振動を加えることにより、バンプ電極2aとインターポーザ1の第2層配線26とを接合させる。
【0048】
以降の工程としては、インターポーザ1の各貫通導電層12に接続するはんだからなるバンプ電極30を形成することにより、図1(a)に示す電子回路装置が製造される。なお、バンプ電極30を構成するはんだとしては、Sn−Pbの共晶はんだや、Sn−Ag系、Sn−Ag−Cu系、Sn−Ag−Bi系、Sn−Zn系等などの鉛レスはんだを用いることができる。
【0049】
上記の本実施形態に係るインターポーザおよび電子回路装置の製造方法によれば、インターポーザ1を構成するシリコン基板10の露出表面に陽極酸化により選択的に絶縁層40を形成することにより、後の電子回路装置の実装基板3への実装工程において、バンプ電極30とシリコン基板10とのショートを防止することができるインターポーザおよび電子回路装置を製造することができる。
【0050】
本発明は、上記の実施形態の説明に限定されない。
例えば、本実施形態では、バンプ電極30をインターポーザ1側に形成する例について説明したが、バンプ電極30を実装基板3側に形成して、インターポーザ1の貫通導電層12とバンプ電極30とが接続するように、電子回路装置を実装基板3へ実装してもよい。この場合においても、バンプ電極30の変形によるバンプ電極30とシリコン基板10とのショートを防止することができる。
【0051】
また、絶縁層30の形成には、製造工程の追加をできるだけ抑制する観点から1工程のみでシリコン基板10の露出表面に絶縁層40を形成することができる陽極酸化を採用することが好ましいが、これに限られるものでない。また、陽極酸化の条件について一例を上げて説明したが、種々の条件で陽極酸化することができる。
また、シリコン基板10の厚みや、配線層を構成する配線材料、層間絶縁膜の材料について例示したが、これに限られるものでない。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【0052】
【発明の効果】
本発明のインターポーザによれば、実装基板に接続する突起電極とインターポーザを構成する半導体基板とのショートを防止することができる。
本発明の電子回路装置によれば、実装基板に接続する突起電極とインターポーザを構成する半導体基板とのショートを防止することができる。
【0053】
本発明のインターポーザの製造方法によれば、実装基板に接続する突起電極とインターポーザを構成する半導体基板とのショートを防止することができるインターポーザを製造することができる。
本発明の電子回路装置によれば、実装基板に接続する突起電極とインターポーザを構成する半導体基板とのショートを防止することができる電子回路装置を製造することができる。
【図面の簡単な説明】
【図1】図1(a)は、本実施形態に係る電子回路装置の断面図であり、図1(b)は図1(a)のA部における拡大断面図である。
【図2】図2(a)は、本実施形態に係る電子回路装置を実装基板上に実装した後の断面図であり、図2(b)は図2(a)のB部における拡大断面図である。
【図3】本実施形態に係るインターポーザおよび電子回路装置の製造における工程断面図である。
【図4】本実施形態に係るインターポーザおよび電子回路装置の製造における工程断面図である。
【図5】本実施形態に係るインターポーザおよび電子回路装置の製造における工程断面図である。
【図6】本実施形態に係るインターポーザおよび電子回路装置の製造における工程断面図である。
【図7】図7(a)は図5(e)のC部における拡大断面図であり、図7(b)は図5(f)のD部における拡大断面図であり、図7(c)は図6(g)のE部における拡大断面図である。
【図8】図8(a)は従来のいわゆるシステムインパッケージ技術を適用した電子回路装置の断面図であり、図8(b)は図8(a)のF部における拡大断面図である。
【図9】図9(a)は、従来の電子回路装置を実装基板上に実装した後の断面図であり、図9(b)は図9(a)のG部における拡大断面図である。
【符号の説明】
1…インターポーザ、2…半導体チップ、2a…バンプ電極、3…実装基板、10…シリコン基板、10a…埋め込み用孔、11…絶縁層、12…貫通導電層、12a…導電層、20…配線層、21…第1層間絶縁膜、22…第1層コンタクトプラグ、23…第1層配線、24…第2層間絶縁膜、25…第2層コンタクトプラグ、26…第2層配線、30…バンプ電極、40…絶縁層、100…インターポーザ、110…シリコン基板、111…絶縁層、112…貫通導電層、120…配線層、130…バンプ電極、200…半導体チップ、200a…バンプ電極、300…実装基板。
Claims (6)
- 一方の面に複数の電子素子を搭載し、他方の面を突起電極により実装基板に接続させて、前記電子素子と前記実装基板とを電気的に接続するインターポーザであって、
半導体基板と、
前記半導体基板を貫通し、当該半導体基板に絶縁した状態において埋め込まれ、前記突起電極に接続する貫通導電層と、
前記半導体基板の前記一方の面上に形成され、前記貫通導電層と前記電子素子とを電気的に接続する配線層と、
露出した前記貫通導電層を除く、前記他方の面における前記半導体基板上に形成された絶縁層と
を有するインターポーザ。 - 複数の電子素子と、当該複数の電子素子を一方の面に搭載するインターポーザとを有し、前記インターポーザの他方の面を突起電極により実装基板に接続させる電子回路装置であって、
前記インターポーザは、
半導体基板と、
前記半導体基板を貫通し、当該半導体基板に絶縁した状態において埋め込まれ、前記突起電極に接続する貫通導電層と、
前記半導体基板の前記一方の面上に形成され、前記貫通導電層と前記電子素子とを電気的に接続する配線層と、
露出した前記貫通導電層を除く、前記他方の面における前記半導体基板上に形成された絶縁層と
を有する電子回路装置。 - 一方の面に複数の電子素子を搭載し、他方の面を突起電極により実装基板に接続させて、前記電子素子と前記実装基板とを電気的に接続するインターポーザの製造方法であって、
半導体基板の途中の深さまで開孔を形成する工程と、
前記半導体基板の前記開孔に、当該半導体基板に絶縁した状態において導電層を埋め込んで形成する工程と、
前記半導体基板の前記一方の面上に、前記導電層と前記電子素子とを電気的に接続する配線層を形成する工程と、
前記半導体基板の前記他方の面を研磨して、前記導電層を前記半導体基板の前記他方の面から露出させて、貫通導電層を形成する工程と、
露出した前記貫通導電層を除く、前記他方の面における前記半導体基板上に、陽極酸化により選択的に絶縁層を形成する工程と
を有するインターポーザの製造方法。 - 前記絶縁層を形成する工程の後に、前記半導体基板の前記他方の面から露出した前記貫通導電層に接続する前記突起電極を形成する工程をさらに有する
請求項3記載のインターポーザの製造方法。 - 複数の電子素子と、当該複数の電子素子を一方の面に搭載するインターポーザとを有し、前記インターポーザの他方の面を突起電極により実装基板に接続させる電子回路装置の製造方法であって、
半導体基板の途中の深さまで開孔を形成する工程と、
前記半導体基板の前記開孔に、当該半導体基板に絶縁した状態において導電層を埋め込んで形成する工程と、
前記半導体基板の前記一方の面上に、前記導電層に接続する配線層を形成する工程と、
前記半導体基板の前記他方の面を研磨して、前記導電層を前記半導体基板の前記他方の面から露出させて、貫通導電層を形成する工程と、
露出した前記貫通導電層を除く、前記他方の面における前記半導体基板上に、陽極酸化により選択的に絶縁層を形成する工程と
を有するインターポーザを形成する工程と、
前記インターポーザの前記一方の面上に、前記配線層に接続するように複数の電子素子を実装する工程と
を有する電子回路装置の製造方法。 - 前記絶縁層を形成する工程の後に、前記半導体基板の前記他方の面から露出した前記貫通導電層に接続する突起電極を形成する工程をさらに有する
請求項5記載の電子回路装置の製造方法。
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- 2002-08-02 JP JP2002226641A patent/JP2004071719A/ja active Pending
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