JP2005317640A - インターポーザにおけるビヤホールの形成方法、及び、インターポーザ - Google Patents
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Abstract
【解決手段】このビヤホールの形成方法は、半導体基板10の第1面10Aから非貫通の孔部12を形成した後、全面に無電解金属メッキ用の下地層16を形成し、更に、全面にレジスト層17を形成した後、半導体基板10の第1面10Aに形成されたレジスト層17及び下地層16を除去し、更に、孔部12の内部におけるレジスト層17を除去し、次いで、無電解金属メッキ法に基づき孔部12の内部に金属層18を形成した後、半導体基板10の第2面から半導体基板10を研磨して、孔部12の底面の金属層18を露出させ、以て、孔部12及び該孔部12内の金属層から成るビヤホール20を半導体基板10に形成する工程から成る。
【選択図】 図2
Description
(A)半導体基板の第1面(オモテ面)から半導体基板の内部に非貫通の孔部を形成した後、
(B)半導体基板の第1面の上、並びに、孔部の側壁及び底面に無電解金属メッキ用の下地層を形成し、次いで、
(C)半導体基板の第1面の上方、並びに、孔部の内部にレジスト層を形成した後、半導体基板の第1面の上方に形成されたレジスト層、並びに、半導体基板の第1面上に形成された下地層を除去し、
(D)更に、孔部の内部におけるレジスト層を除去し、次いで、
(E)無電解金属メッキ法に基づき、孔部の内部に金属層を形成し、その後、
(F)半導体基板の第2面(裏面)から半導体基板を研磨して、孔部の底面の金属層を露出させ、以て、孔部及び該孔部内の金属層から成るビヤホールを半導体基板に形成する、
工程から成ることを特徴とする。
該ビヤホールは、半導体基板に設けられた貫通孔、及び、該貫通孔内に無電解金属メッキ法に基づき形成された金属層から成ることを特徴とする。
先ず、シリコン半導体基板から成る半導体基板10の第1面10Aから半導体基板10の内部に非貫通の孔部12を形成する(図1の(A)参照)。具体的には、リソグラフィ技術及びRIE技術に基づき、孔部12を形成することができる。孔部12の直径を10μmとした。
次に、半導体基板10の第1面10Aの上、並びに、孔部12の側壁及び底面にSiO2層13及びSiNから成る研磨ストッパ層14を、順次、CVD法にて形成した後、スパッタリング法にてTaから成るバリアメタル層15を全面に、即ち、半導体基板10の第1面10Aの上、並びに、孔部12の側壁及び底面に形成する。尚、SiO2層13は、半導体基板10とSiNから成る研磨ストッパ層14との間の応力を緩和することを目的として形成されており、研磨ストッパ層14は、後述するバリアメタル層等の除去の際に半導体基板10が研磨されることを防止するために形成されている。また、バリアメタル層15は、次の工程で形成される下地層を構成する原子の拡散防止、下地層の密着性向上を目的として形成されている。
その後、バリアメタル層15上に、スパッタリング法にて、銅(Cu)から成り、平均厚さ0.1〜0.2μmの下地層16を形成する。こうして、半導体基板10の第1面10Aの上、並びに、孔部12の側壁及び底面に無電解金属メッキ用の下地層16を形成することができる(図1の(B)参照)。
次いで、半導体基板10の第1面10Aの上方、並びに、孔部12の内部に、周知の方法にてレジスト層17を形成する(図1の(C)参照)。
その後、半導体基板10の第1面10Aの上方に形成されたレジスト層17及び下地層16、並びに、半導体基板10の第1面10A上に形成されたバリアメタル層15を、CMP法に基づき除去する(図2の(A)参照)。CMP法に基づく除去条件を以下の表1に示す。このとき、孔部12の側壁及び底面に形成された無電解金属メッキ用の下地層16は、レジスト層17によって覆われているので、CMP法の実行時にも、何ら損傷を受けたり、除去されることは無い。また、CMP法によって半導体基板10の第1面10Aの上方に形成されたレジスト層17及び下地層16、並びに、半導体基板10の第1面10A上に形成されたバリアメタル層15を除去すればよいので、これらの除去に要する時間は短時間である。従って、従来の技術と比べて、CMP工程の負荷を大幅に低減させることができる。また、CMP工程において使用する研磨剤の量も少なくて済み、CMP工程のコスト削減を図ることができる。
研磨圧力 :140グラム/cm2
回転数 :定盤 ・・・30rpm
研磨ヘッド・・・30rpm
研磨パッド :発泡ポリウレタン樹脂製
スラリー :H2O2添加のシリカ含有スラリー
スラリー流量:200cc/分
スラリー温度:25〜30゜C
次いで、周知のアッシング技術に基づき、孔部12の内部におけるレジスト層17を除去する(図2の(B)参照)。
その後、無電解金属メッキ法(具体的には、無電解銅メッキ法)に基づき、孔部の内部に銅(Cu)から成る金属層18を形成する(図2の(C)参照)。半導体基板10の第1面10A上に形成された下地層16が除去されているので、即ち、孔部12の内部以外には下地層16が存在しないので、無電解金属メッキ法に基づき孔部12の内部にのみ金属層18を確実に形成することができる。
次に、半導体基板10の第2面から半導体基板10をラッピング法にて研磨して(即ち、半導体基板10の第2面から半導体基板10を厚さ方向に除去して)、孔部12の底面の金属層18を露出させる(図2の(D)参照)。この工程の完了時点においては、ビヤホールを構成する孔部12は実際には貫通孔となる。こうして、孔部12(半導体基板10に設けられた貫通孔)、及び、孔部12内の金属層18(貫通孔内に無電解金属メッキ法に基づき形成された金属層18)から成るビヤホール(接続孔)20を得ることができる。
先ず、シリコン半導体基板から成る半導体基板10の第1面10Aに配線用溝部(配線用凹部)11を形成し、更に、配線用溝部11の底面の所定の部分に非貫通の孔部12を形成する(図3の(A)参照)。配線用溝部11は、図面の紙面と垂直な方向に延びている。具体的には、リソグラフィ技術及びRIE技術に基づき、配線用溝部11及び孔部12を形成することができる。配線用溝部11の幅、及び、孔部12の直径を、それぞれ、30μm、10μmとした。
次に、実施例1の[工程−110]と同様にして、SiO2層13、SiNから成る研磨ストッパ層14、Taから成るバリアメタル層15を形成し、更に、実施例1の[工程−120]と同様にして、バリアメタル層15上に、スパッタリング法にて、銅(Cu)から成る下地層16を形成する。こうして、半導体基板10の第1面10Aの上、並びに、孔部12の側壁及び底面に無電解金属メッキ用の下地層16を形成することができる(図3の(B)参照)。
次いで、実施例1の[工程−130]と同様にして、半導体基板10の第1面10Aの上方、並びに、孔部12の内部に、周知の方法にてレジスト層17を形成した後(図3の(C)参照)、実施例1の[工程−140]と同様にして、半導体基板10の第1面10Aの上方に形成されたレジスト層17及び下地層16、並びに、半導体基板10の第1面10A上に形成されたバリアメタル層15を、CMP法に基づき除去し(図4の(A)参照)、更に、実施例1の[工程−150]と同様にして、周知のアッシング技術に基づき、孔部12の内部におけるレジスト層17を除去する(図4の(B)参照)。
その後、実施例1の[工程−160]と同様にして、無電解金属メッキ法(具体的には、無電解銅メッキ法)に基づき、孔部の内部に銅(Cu)から成る金属層18を形成し(図4の(C)参照)、次いで、実施例1の[工程−170]と同様にして、半導体基板10の第2面から半導体基板10をラッピング法にて研磨して、孔部12の底面の金属層18を露出させる(図4の(D)参照)。こうして、孔部12(半導体基板10に設けられた貫通孔)、及び、孔部12内の金属層18(貫通孔内に無電解金属メッキ法に基づき形成された金属層18)から成るビヤホール(接続孔)20を得ることができる。同時に、配線用溝部11に金属層18が埋め込まれて成る配線層21を得ることができる。
Claims (9)
- 半導体集積回路チップとプリント配線板とを電気的に接続するための、半導体基板から成るインターポーザにおけるビヤホールの形成方法であって、
(A)半導体基板の第1面から半導体基板の内部に非貫通の孔部を形成した後、
(B)半導体基板の第1面の上、並びに、孔部の側壁及び底面に無電解金属メッキ用の下地層を形成し、次いで、
(C)半導体基板の第1面の上方、並びに、孔部の内部にレジスト層を形成した後、半導体基板の第1面の上方に形成されたレジスト層、並びに、半導体基板の第1面上に形成された下地層を除去し、
(D)更に、孔部の内部におけるレジスト層を除去し、次いで、
(E)無電解金属メッキ法に基づき、孔部の内部に金属層を形成し、その後、
(F)半導体基板の第2面から半導体基板を研磨して、孔部の底面の金属層を露出させ、以て、孔部及び該孔部内の金属層から成るビヤホールを半導体基板に形成する、
工程から成ることを特徴とするインターポーザにおけるビヤホールの形成方法。 - 前記工程(C)において、半導体基板の第1面の上方に形成されたレジスト層、並びに、半導体基板の第1面上に形成された下地層を、化学的/機械的研磨法に基づき除去することを特徴とする請求項1に記載のインターポーザにおけるビヤホールの形成方法。
- 前記工程(A)と工程(B)の間において、半導体基板の第1面の上、並びに、孔部の側壁及び底面にバリアメタル層を形成し、
前記工程(B)においては、バリアメタル層上に下地層を形成し、
前記工程(C)においては、半導体基板の第1面の上方に形成されたレジスト層及び下地層、並びに、半導体基板の第1面上に形成されたバリアメタル層を除去することを特徴とする請求項1に記載のインターポーザにおけるビヤホールの形成方法。 - 前記工程(A)と工程(B)の間において、半導体基板の第1面の上、並びに、孔部の側壁及び底面に研磨ストッパ層を形成した後、バリアメタル層を形成することを特徴とする請求項3に記載のインターポーザにおけるビヤホールの形成方法。
- 下地層は銅から成り、スパッタリング法によって形成することを特徴とする請求項1に記載のインターポーザにおけるビヤホールの形成方法。
- 半導体集積回路チップとプリント配線板とを電気的に接続するための、半導体基板から成り、該半導体基板にビヤホールが形成されたインターポーザであって、
該ビヤホールは、半導体基板に設けられた貫通孔、及び、該貫通孔内に無電解金属メッキ法に基づき形成された金属層から成ることを特徴とするインターポーザ。 - 半導体基板に設けられた貫通孔の側壁と金属層との間には、無電解金属メッキ用の下地層が形成されていることを特徴とする請求項6に記載のインターポーザ。
- 半導体基板に設けられた貫通孔の側壁と下地層との間にはバリアメタル層が形成されていることを特徴とする請求項7に記載のインターポーザ。
- 半導体基板に設けられた貫通孔の側壁とバリアメタル層との間には研磨ストッパ層が形成されていることを特徴とする請求項8に記載のインターポーザ。
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