JP2004079745A - インターポーザおよびその製造方法、並びに電子回路装置およびその製造方法 - Google Patents
インターポーザおよびその製造方法、並びに電子回路装置およびその製造方法 Download PDFInfo
- Publication number
- JP2004079745A JP2004079745A JP2002237396A JP2002237396A JP2004079745A JP 2004079745 A JP2004079745 A JP 2004079745A JP 2002237396 A JP2002237396 A JP 2002237396A JP 2002237396 A JP2002237396 A JP 2002237396A JP 2004079745 A JP2004079745 A JP 2004079745A
- Authority
- JP
- Japan
- Prior art keywords
- conductive layer
- semiconductor substrate
- interposer
- substrate
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10253—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【課題】突起電極と半導体基板とのショートを防止することができるインターポーザおよびその製造方法、並びに当該インターポーザを用いた電子回路装置およびその製造方法に関する。
【解決手段】インターポーザ１を構成するシリコン基板１０の裏面は、貫通導電層１２が裏面から突出するように後退しており、裏面から突出した貫通導電層１２の先端には、各貫通導電層１２に接続するはんだ等からなるバンプ電極３０が形成されている。シリコン基板１０の裏面から貫通導電層１２が突出する長さＬは、後に実装基板と貫通導電層１２との間をバンプ電極３０により接続する際に、バンプ電極３０の変形によるシリコン基板１０とバンプ電極３０との接触を防止するため、例えば貫通導電層１２の径の１／５〜１／１０程度とする。
【選択図】図２
【解決手段】インターポーザ１を構成するシリコン基板１０の裏面は、貫通導電層１２が裏面から突出するように後退しており、裏面から突出した貫通導電層１２の先端には、各貫通導電層１２に接続するはんだ等からなるバンプ電極３０が形成されている。シリコン基板１０の裏面から貫通導電層１２が突出する長さＬは、後に実装基板と貫通導電層１２との間をバンプ電極３０により接続する際に、バンプ電極３０の変形によるシリコン基板１０とバンプ電極３０との接触を防止するため、例えば貫通導電層１２の径の１／５〜１／１０程度とする。
【選択図】図２
Description
【０００１】
【発明の属する技術分野】
本発明は、例えば、シリコンウェーハを利用したインターポーザおよびその製造方法、並びに当該インターポーザに電子素子を搭載した電子回路装置およびその製造方法に関する。
【０００２】
【従来の技術】
デジタルネットワーク情報社会の進化に対応して、マルチメディア機器を始めとするデジタル家電や携帯情報端末を中心とした電子機器が著しく発展している。その結果、半導体に対する多機能化や高性能化に対する要求が高まり、１チップに高度なシステム機能を詰め込んだシステムオンチップ（ＳＯＣ：Ｓｙｓｔｅｍ ＯｎＣｈｉｐ） が注目を集めている。
【０００３】
システムオンチップは、従来ボード上で実現してきたシステムを一つのシリコンチップ上で実現するもので、低消費電力、高性能、実装面積削減というメリットが大きいものである。
【０００４】
しかし、最近、システムオンチップの開発期間の長期化や、様々なシステム機能を一つのチップに統合するための開発リスクが問題となり始め、システムオンチップと同等の機能を短期間、低コストで実現できる可能性を秘めるシステムインパッケージ（ＳＩＰ：Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）技術が注目されている。
【０００５】
システムインパッケージとは、複数のＬＳＩを単一のパッケージに封止してシステム化を実現したものであり、最終的にはシステムオンチップと同等の機能を低コストで供給することを目指すものである。
【０００６】
図８（ａ）は従来のいわゆるシステムインパッケージ技術を適用した電子回路装置の断面図であり、図８（ｂ）は図８（ａ）のＦ部における拡大断面図である。
図８に示す電子回路装置では、インターポーザ１００上に複数の半導体チップ２００が搭載されている。
【０００７】
インターポーザ１００は、シリコンウェーハ等から形成されたシリコン基板１１０に対し絶縁層１１１により絶縁した状態で、当該シリコン基板１１０を貫通する例えば銅からなる貫通導電層１１２を有し、シリコン基板１１０の一方の面上には当該貫通導電層１１２に接続する配線層１２０が形成され、シリコン基板１１０の他方の面上には各貫通導電層１１２に接続されたバンプ電極１３０が形成されている。
【０００８】
半導体チップ２００には、回路形成面側にバンプ電極２００ａが形成されており、インターポーザ１００の配線層１２０とバンプ電極２００ａとが接続するように、インターポーザ１００上に実装されている。
【０００９】
上記のインターポーザ１００は、シリコンウェーハ等からなるシリコン基板１１０上に、通常の半導体製造におけるウェーハプロセスやアセンブリ工程の技術を用いて配線層１２０を形成し、シリコン基板１１０の裏面から裏面研削装置（ＢＧＲ：Ｂａｃｋｓｉｄｅ Ｇｒｉｎｄｅｒ） を用いて貫通導電層１１２をシリコン基板１１０の裏面から露出させて、バンプ電極１３０を形成することにより製造される。
【００１０】
図９（ａ）は、上記の電子回路装置を実装基板上に実装した後の断面図であり、図９（ｂ）は図９（ａ）のＧ部における拡大断面図である。
【００１１】
図９に示すように、上記構成の電子回路装置は、インターポーザ１００に形成されたバンプ電極１３０と実装基板３００の図示しない配線とを接続するように、実装基板上に実装されて使用される。
【００１２】
インターポーザ１００に複数の半導体チップ２００が搭載された電子回路装置を実装基板３００へ実装する際には、例えば、電子回路装置を実装基板３００に向けて加圧および加熱した状態でバンプ電極１３０を熔融させて実装基板３００の配線とバンプ電極１３０とを接合させている。
あるいは、電子回路装置を実装基板３００へ向けて加圧した状態でバンプ電極１３０と実装基板３００の配線との接合部に超音波振動を加えることにより、バンプ電極１３０と実装基板３００の配線とを接合している。
【００１３】
【発明が解決しようとする課題】
図８（ｂ）に示すように、従来のインターポーザ１００では、インターポーザ１００を構成するシリコン基板１１０の他方の面と、露出した貫通導電層１１２とはほぼ平坦であった。
その結果、実装基板３００への実装後において、インターポーザ１００に形成されたバンプ電極１３０は少なからず変形することから、その変形が大きい場合には、図９（ｂ）に示すように、シリコン基板１１０とバンプ電極１３０とがＨ部において接触してしまう場合があった。
【００１４】
電子回路装置は使用時において発熱し、シリコン基板１１０の温度も上昇することから、半導体であるシリコン基板１１０の導電率は温度の上昇に伴い大きくなり、シリコン基板１１０とバンプ電極１３０との接触により、ショートしてしまうこととなる。
【００１５】
このように、シリコン基板１１０とバンプ電極１３０とが接触した場合には、上記の電子回路装置は不良品となり使用することはできないことから、電子回路装置の歩留りの低下を引き起こす要因となってしまっていた。
【００１６】
本発明は上記の事情に鑑みてなされたものであり、その目的は、実装基板と接続する突起電極とインターポーザを構成する半導体基板とのショートを防止することができるインターポーザおよびその製造方法、並びに当該インターポーザを用いた電子回路装置およびその製造方法を提供することにある。
【００１７】
【課題を解決するための手段】
上記の目的を達成するため、本発明のインターポーザは、一方の面に複数の電子素子を搭載し、他方の面を突起電極により実装基板に接続させて、前記電子素子と前記実装基板とを電気的に接続するインターポーザであって、半導体基板と、前記半導体基板を貫通し、当該半導体基板に絶縁した状態において埋め込まれた貫通導電層と、前記半導体基板の前記一方の面上に形成され、前記貫通導電層と前記電子素子とを電気的に接続する配線層とを有し、前記貫通導電層は、前記実装基板と当該貫通導電層との間を前記突起電極により接続する際に、当該突起電極の変形による前記半導体基板と前記突起電極との接触を防止し得るように、前記半導体基板の前記他方の面から突出して形成されている。
【００１８】
上記の目的を達成するため、本発明の電子回路装置は、複数の電子素子と、当該複数の電子素子を一方の面に搭載するインターポーザとを有し、前記インターポーザの他方の面を突起電極により実装基板に接続させる電子回路装置であって、前記インターポーザは、半導体基板と、前記半導体基板を貫通し、当該半導体基板に絶縁した状態において埋め込まれた貫通導電層と、前記半導体基板の前記一方の面上に形成され、前記貫通導電層と前記電子素子とを電気的に接続する配線層とを有し、前記貫通導電層は、前記実装基板と当該貫通導電層との間を突起電極により接続する際に、当該突起電極の変形による前記半導体基板と前記突起電極との接触を防止し得るように、前記半導体基板の前記他方の面から突出して形成されている。
【００１９】
上記の本発明のインターポーザおよび電子回路装置では、貫通導電層は、実装基板と貫通導電層との間を突起電極により接続する際に、当該突起電極の変形による半導体基板と突起電極との接触を防止し得るように、半導体基板の他方の面から突出して形成されている。
従って、インターポーザの他方の面を突起電極により実装基板に接続させる際に、突起電極の変形によって突起電極と半導体基板とが接触することが防止される。
【００２０】
さらに、上記の目的を達成するため、本発明のインターポーザの製造方法は、一方の面に複数の電子素子を搭載し、他方の面を突起電極により実装基板に接続させて、前記電子素子と前記実装基板とを電気的に接続するインターポーザの製造方法であって、半導体基板の途中の深さまで開孔を形成する工程と、前記半導体基板の前記開孔に、当該半導体基板に絶縁した状態において導電層を埋め込んで形成する工程と、前記半導体基板の前記一方の面上に、前記導電層と前記電子素子とを電気的に接続する配線層を形成する工程と、前記半導体基板の前記他方の面を研磨して、前記導電層を前記半導体基板の前記他方の面から露出させて貫通導電層を形成する工程と、前記他方の面側における前記半導体基板をエッチングして、前記半導体基板の前記他方の面から前記貫通導電層を突出させる工程とを有する。
【００２１】
さらに、上記の目的を達成するため、本発明の電子回路装置の製造方法は、半導体基板の途中の深さまで開孔を形成する工程と、前記半導体基板の前記開孔に、当該半導体基板に絶縁した状態において導電層を埋め込んで形成する工程と、前記半導体基板の前記一方の面上に、前記導電層に接続する配線層を形成する工程と、前記半導体基板の前記他方の面を研磨して、前記導電層を前記半導体基板の前記他方の面から露出させて貫通導電層を形成する工程と、前記他方の面側における前記半導体基板をエッチングして、前記半導体基板の前記他方の面から前記貫通導電層を突出させる工程とを有するインターポーザを形成する工程と、前記インターポーザの前記一方の面上に、前記配線層に接続するように複数の電子素子を実装する工程とを有する。
【００２２】
上記の本発明のインターポーザおよび電子回路装置の製造方法では、半導体基板の他方の面を研磨して、導電層を半導体基板の他方の面から露出させて貫通導電層を形成した後に、他方の面側における半導体基板をエッチングすることにより、半導体基板の他方の面から貫通導電層を突出させる。
【００２３】
【発明の実施の形態】
以下に、本発明のインターポーザおよびそれを用いた電子回路装置の実施の形態について、図面を参照して説明する。
【００２４】
図１（ａ）は、本実施形態に係る電子回路装置の断面図であり、図１（ｂ）は図１（ａ）のＡ部における拡大断面図である。
図１に示すように、本実施形態に係る電子回路装置は、インターポーザ１上に複数の半導体チップ２が実装されているものである。
【００２５】
インターポーザ１は、シリコンウェーハからなるシリコン基板１０の一方の面上に形成された配線層２０と、他方の面上に形成されたバンプ電極（突起電極）３０とを有する。シリコン基板１０は、例えば、５０μｍ程度の厚さを有する。
【００２６】
シリコン基板１０には、一方の面から他方の面へと貫通する埋め込み用孔が形成されており、当該埋め込み用孔の内壁を被覆して酸化シリコンや窒化シリコン等からなる絶縁層１１が形成されており、当該絶縁層１１によりシリコン基板１０に絶縁した状態で、埋め込み用孔を充填する銅等からなる貫通導電層１２が形成されている。
【００２７】
シリコン基板１０の一方の面上には、酸化シリコン等からなる第１層間絶縁膜２１が形成されており、当該第１層間絶縁膜２１には貫通導電層１２を露出するコンタクトホールが形成されており、当該コンタクトホール内に例えばタングステン、アルミニウム、銅等の導電層が埋め込まれることにより、第１層コンタクトプラグ２２が形成されている。
【００２８】
第１層間絶縁膜２１上には、第１層コンタクトプラグ２２に接続するアルミニウム、銅等の導電体からなる第１層配線２３が形成されており、当該第１層配線２３および第１層間絶縁膜２１を被覆して、酸化シリコン等からなる第２層間絶縁膜２４が形成されている。
【００２９】
第２層間絶縁膜２４には第１層配線２３の電極取り出し部を露出するコンタクトホールが形成されており、当該コンタクトホール内に例えばタングステン、アルミニウム、銅等の導電層が埋め込まれることにより、第２層コンタクトプラグ２５が形成されている。
【００３０】
第２層間絶縁膜２４上には、第２層コンタクトプラグ２５に接続するアルミニウム、銅等の導電体からなる第２層配線２６が形成されている。
上記の第１層間絶縁膜２１、第１層コンタトプラグ２２、第１層配線２３、第２層間絶縁膜２４、第２層コンタクトプラグ２５、第２層配線２６により配線層２０が構成されている。なお、本実施形態では、配線層２０は２層配線により構成されている例を示しているが、さらなる多層配線により構成されていてもよい。
【００３１】
各半導体チップ２は、電子回路形成面上にバンプ電極２ａが形成されており、電子回路形成面をインターポーザ１の配線層２０に向けて、いわゆるフリップチップ実装されている。各半導体チップ２のバンプ電極２ａと第２層配線２６とが電気的に接続されることにより、各半導体チップ２のバンプ電極２ａは、第２層配線２６、第２層コンタクトプラグ２５、第１層配線２３、第１層コンタクトプラグ２２を介して各貫通導電層１２に電気的に接続されることとなる。
【００３２】
シリコン基板１０の他方の面は、貫通導電層１２が他方の面から突出するように後退しており、他方の面から突出した貫通導電層１２の先端には、各貫通導電層１２に接続するはんだ等からなるバンプ電極３０が形成されている。
シリコン基板１０の他方の面から貫通導電層１２が突出する長さＬは、後に実装基板と貫通導電層１２との間をバンプ電極３０により接続する際に、バンプ電極３０の変形によるシリコン基板１０とバンプ電極３０との接触を防止するため、例えば貫通導電層１２の径の１／５〜１／１０程度、例えば１００μｍ径であれば１０μｍ〜２０μｍ程度とする。
【００３３】
図２（ａ）は、上記の本実施形態に係る電子回路装置を実装基板上に実装した後の断面図であり、図２（ｂ）は図２（ａ）のＢ部における拡大断面図である。
【００３４】
図２（ａ）に示すように、上記構成の電子回路装置は、インターポーザ１に形成されたバンプ電極３０と実装基板３の図示しない配線とを接続するように、実装基板３上に実装されて使用される。
【００３５】
インターポーザ１に複数の半導体チップ２が搭載された電子回路装置を実装基板３へ実装する際には、例えば、電子回路装置を実装基板３に向けて加圧および加熱することにより、バンプ電極３０を熔融させて実装基板３の配線とバンプ電極３０とを接合させる。
あるいは、電子回路装置を実装基板３へ向けて加圧した状態でバンプ電極３０と実装基板３の配線との接合部に超音波振動を加えることにより、バンプ電極３０と実装基板３の配線とを接合させる。
【００３６】
上記の実装基板３への実装時において、インターポーザ１に形成されたバンプ電極３０は少なからず変形するが、その変形が大きい場合であっても、図２（ｂ）に示すように、本実施形態ではシリコン基板１０の裏面から貫通導電層１２が突出して形成されていることから、シリコン基板１０とバンプ電極３０とが直接接触することはなく、バンプ電極３０とシリコン基板１０とのショートを防止することができる。
【００３７】
従って、本実施形態に係るインターポーザおよび電子回路装置によれば、電子回路装置の実装基板３への実装時において、バンプ電極３０とシリコン基板１０とのショートを防止することができることから、歩留りの良い信頼性のある電子回路装置を得ることができる。
【００３８】
次に、上記の本実施形態に係るインターポーザおよびそれを用いた電子回路装置の製造方法について説明する。
【００３９】
まず、図３（ａ）に示すように、膜厚が６００〜７００μｍ程度のシリコンウェーハからなるシリコン基板１０にフォトリソグラフィ技術により、貫通導電層を形成する部位に開口を有するレジストマスクを形成し、当該レジストマスクをマスクとして、エッチングを行なうことにより、シリコン基板１０の途中の深さまで、例えば５０μｍ程度の深さで埋め込み用孔１０ａを形成する。なお、レジストをマスクとせずに、窒化シリコン膜等のハードマスクをエッチングマスクとしてもよい。
【００４０】
次に、図３（ｂ）に示すように、上記の埋め込み用孔１０ａの内壁面を被覆するように全面に例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により酸化シリコン膜や窒化シリコン膜等からなる絶縁層１１を形成する。
続いて、埋め込み用孔１０ａを充填するように絶縁層１１上に、例えばスパッタリング法によって銅膜を核成長層として堆積させ、次いで、無電解メッキにより銅膜を形成することにより、後に貫通導電層となる導電層１２ａを形成する。
【００４１】
次に、図４（ｃ）に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、シリコン基板１０上に堆積した導電層１２ａおよび絶縁層１１を除去することにより、埋め込み用孔１０ａ内にのみ絶縁層１１および導電層１２ａを残す。
【００４２】
次に、図４（ｄ）に示すように、シリコン基板１０上に、例えば、ＣＶＤ法により酸化シリコン膜を堆積させて第１層間絶縁膜２１を形成し、当該第１層間絶縁膜２１にエッチングにより導電層１２ａを露出するコンタクトホールを形成する。
続いて、コンタクトホール内を充填するようにタングステン、アルミニウム、等の導電層からなる第１層コンタクトプラグ２２を形成し、第１層間絶縁膜２１上にアルミニウム等を堆積させてパターニングすることにより第１層コンタクトプラグ２２に接続する第１層配線２３を形成する。なお、第１層間絶縁膜２１に予め配線溝を形成し、銅等を埋め込んだ後、ＣＭＰ法によって不要な銅膜を除去するダマシン法により、第１層配線２３を形成してもよい。
【００４３】
次に、図５（ｅ）に示すように、第１層配線２３および第１層間絶縁膜２１上に、例えば、ＣＶＤ法により酸化シリコン膜を堆積させて第２層間絶縁膜２４を形成し、当該第２層間絶縁膜２４にエッチングにより第１層配線２３に達するコンタクトホールを形成する。
続いて、コンタクトホール内を充填するようにタングステン、アルミニウム、等の導電層からなる第２層コンタクトプラグ２５を形成し、第２層間絶縁膜２４上にアルミニウム等を堆積させてパターニングすることにより第２層コンタクトプラグ２５に接続する第２層配線２６を形成する。なお、第２層間絶縁膜２４に予め配線溝を形成し、銅等を埋め込んだ後、ＣＭＰ法によって不要な銅膜を除去するダマシン法により、第２層配線２６を形成してもよい。
【００４４】
図５（ｅ）のＣ部における拡大断面図を図７（ａ）に示す。図７（ａ）に示すように、上記の工程後では、シリコン基板１０の途中の深さまで形成された埋め込み用孔１０ａ内には絶縁層１１を介して導電層１２ａが充填されており、導電層１２ａは未だシリコン基板１０を貫通していない状態にある。
【００４５】
次に、図５（ｆ）に示すように、裏面研削装置（ＢＧＲ：Ｂａｃｋｓｉｄｅ Ｇｒｉｎｄｅｒ）を用いて、上記のシリコン基板１０の裏面を例えばダイアモンド砥石によって研削して、図５（ｆ）のＤ部の拡大断面図である図７（ｂ）に示すように、シリコン基板１０の裏面から導電層１２ａを露出させることにより、シリコン基板１０を貫通する貫通導電層１２を形成する。例えば、シリコン基板１０は６００〜７００μｍ程度の膜厚から５０μｍ程度の厚さにまで加工される。このとき、図７（ｂ）に示すように、貫通導電層１２とシリコン基板１０の裏面はほぼ平坦となっている。
【００４６】
次に、図６（ｇ）および図６（ｇ）のＥ部における拡大断面図である図７（ｃ）に示すように、シリコン基板１０の裏面をエッチングすることにより、シリコン基板１０の裏面を後退させて貫通導電層１２を突出させる。
上記のエッチングとしては、例えば、貫通導電層１２を構成する銅や、絶縁層１１を構成する酸化シリコンに対してシリコン基板１０を高い選択比をもってエッチングすることができるエッチング液を用いたウェットエッチングか、あるいはプラズマエッチングによりシリコン基板１０を選択的にエッチングする。例えば、プラズマエッチングによりシリコン基板１０の裏面を後退させる場合の条件の一例としては、ダウンフローのプラズマエッチング装置にて、圧力：２６６Ｐａ（２Ｔｏｒｒ）、マイクロ波パワー：１０００Ｗ、ガス流量：ＣＦ４ ／Ｏ２ ＝５０ｃｃ／５００ｃｃとする。
これにより、シリコン基板１０の裏面から、例えば貫通導電層１２の径の１／５〜１／１０程度、例えば１００μｍ径であれば１０μｍ〜２０μｍ程度の長さＬだけ、貫通導電層１２を突出させる。
【００４７】
次に、図６（ｈ）に示すように、インターポーザ１の配線層２０上に、電子回路形成面にバンプ電極２ａが形成された複数の半導体チップ２を実装する。当該工程では、半導体チップ２をインターポーザ１に向けて加圧および加熱することにより、バンプ電極２ａを熔融させてインターポーザ１の第２層配線２６とバンプ電極２ａとを接合させる。あるいは、半導体チップ２をインターポーザ１へ向けて加圧した状態でバンプ電極２ａとインターポーザ１の第２層配線２６との接合部に超音波振動を加えることにより、バンプ電極２ａとインターポーザ１の第２層配線２６とを接合させる。
【００４８】
以降の工程としては、インターポーザ１の各貫通導電層１２に接続するはんだからなるバンプ電極３０を形成することにより、図１（ａ）に示す電子回路装置が製造される。なお、バンプ電極３０を構成するはんだとしては、Ｓｎ−Ｐｂの共晶はんだや、Ｓｎ−Ａｇ系、Ｓｎ−Ａｇ−Ｃｕ系、Ｓｎ−Ａｇ−Ｂｉ系、Ｓｎ−Ｚｎ系等などの鉛レスはんだを用いることができる。
【００４９】
上記の本実施形態に係るインターポーザおよび電子回路装置の製造方法によれば、インターポーザ１を構成するシリコン基板１０の裏面をエッチングにより後退させて貫通導電層１２を突出させることにより、後の電子回路装置の実装基板３への実装工程において、バンプ電極３０とシリコン基板１０とのショートを防止することができるインターポーザおよび電子回路装置を製造することができる。
【００５０】
本発明は、上記の実施形態の説明に限定されない。例えば、本実施形態では、一例として、シリコン基板１０からの貫通導電層１２の突出する長さを例示したが、貫通導電層１２がさらに長く突出するようにシリコン基板１０の裏面をエッチングしてもよい。
【００５１】
また、本実施形態では、バンプ電極３０をインターポーザ１側に形成する例について説明したが、バンプ電極３０を実装基板側に形成して、インターポーザ１の貫通導電層１２とバンプ電極３０とが接続するように、電子回路装置を実装基板へ実装してもよい。この場合においても、バンプ電極３０の変形によるバンプ電極３０とシリコン基板１０とのショートを防止することができる。
また、シリコン基板１０の厚みや、配線層を構成する配線材料、層間絶縁膜の材料について例示したが、これに限られるものでない。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００５２】
【発明の効果】
本発明のインターポーザによれば、実装基板と接続する突起電極とインターポーザを構成する半導体基板とのショートを防止することができる。
本発明の電子回路装置によれば、実装基板と接続する突起電極とインターポーザを構成する半導体基板とのショートを防止することができる。
【００５３】
本発明のインターポーザの製造方法によれば、実装基板と接続する突起電極とインターポーザを構成する半導体基板とのショートを防止することができるインタポーザを製造することができる。
本発明の電子回路装置の製造方法によれば、実装基板と接続する突起電極とインターポーザを構成する半導体基板とのショートを防止することができる電子回路装置を製造することができる。
【図面の簡単な説明】
【図１】図１（ａ）は、本実施形態に係る電子回路装置の断面図であり、図１（ｂ）は図１（ａ）のＡ部における拡大断面図である。
【図２】図２（ａ）は、本実施形態に係る電子回路装置を実装基板上に実装した後の断面図であり、図２（ｂ）は図２（ａ）のＢ部における拡大断面図である。
【図３】本実施形態に係るインターポーザおよび電子回路装置の製造における工程断面図である。
【図４】本実施形態に係るインターポーザおよび電子回路装置の製造における工程断面図である。
【図５】本実施形態に係るインターポーザおよび電子回路装置の製造における工程断面図である。
【図６】本実施形態に係るインターポーザおよび電子回路装置の製造における工程断面図である。
【図７】図７（ａ）は図５（ｅ）のＣ部における拡大断面図であり、図７（ｂ）は図５（ｆ）のＤ部における拡大断面図であり、図７（ｃ）は図６（ｇ）のＥ部における拡大断面図である。
【図８】図８（ａ）は従来のいわゆるシステムインパッケージ技術を適用した電子回路装置の断面図であり、図８（ｂ）は図８（ａ）のＦ部における拡大断面図である。
【図９】図９（ａ）は、従来の電子回路装置を実装基板上に実装した後の断面図であり、図９（ｂ）は図９（ａ）のＧ部における拡大断面図である。
【符号の説明】
１…インターポーザ、２…半導体チップ、２ａ…バンプ電極、３…実装基板、１０…シリコン基板、１０ａ…埋め込み用孔、１１…絶縁層、１２…貫通導電層、１２ａ…導電層、２０…配線層、２１…第１層間絶縁膜、２２…第１層コンタクトプラグ、２３…第１層配線、２４…第２層間絶縁膜、２５…第２層コンタクトプラグ、２６…第２層配線、３０…バンプ電極、１００…インターポーザ、１１０…シリコン基板、１１１…絶縁層、１１２…貫通導電層、１２０…配線層、１３０…バンプ電極、２００…半導体チップ、２００ａ…バンプ電極、３００…実装基板。
【発明の属する技術分野】
本発明は、例えば、シリコンウェーハを利用したインターポーザおよびその製造方法、並びに当該インターポーザに電子素子を搭載した電子回路装置およびその製造方法に関する。
【０００２】
【従来の技術】
デジタルネットワーク情報社会の進化に対応して、マルチメディア機器を始めとするデジタル家電や携帯情報端末を中心とした電子機器が著しく発展している。その結果、半導体に対する多機能化や高性能化に対する要求が高まり、１チップに高度なシステム機能を詰め込んだシステムオンチップ（ＳＯＣ：Ｓｙｓｔｅｍ ＯｎＣｈｉｐ） が注目を集めている。
【０００３】
システムオンチップは、従来ボード上で実現してきたシステムを一つのシリコンチップ上で実現するもので、低消費電力、高性能、実装面積削減というメリットが大きいものである。
【０００４】
しかし、最近、システムオンチップの開発期間の長期化や、様々なシステム機能を一つのチップに統合するための開発リスクが問題となり始め、システムオンチップと同等の機能を短期間、低コストで実現できる可能性を秘めるシステムインパッケージ（ＳＩＰ：Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）技術が注目されている。
【０００５】
システムインパッケージとは、複数のＬＳＩを単一のパッケージに封止してシステム化を実現したものであり、最終的にはシステムオンチップと同等の機能を低コストで供給することを目指すものである。
【０００６】
図８（ａ）は従来のいわゆるシステムインパッケージ技術を適用した電子回路装置の断面図であり、図８（ｂ）は図８（ａ）のＦ部における拡大断面図である。
図８に示す電子回路装置では、インターポーザ１００上に複数の半導体チップ２００が搭載されている。
【０００７】
インターポーザ１００は、シリコンウェーハ等から形成されたシリコン基板１１０に対し絶縁層１１１により絶縁した状態で、当該シリコン基板１１０を貫通する例えば銅からなる貫通導電層１１２を有し、シリコン基板１１０の一方の面上には当該貫通導電層１１２に接続する配線層１２０が形成され、シリコン基板１１０の他方の面上には各貫通導電層１１２に接続されたバンプ電極１３０が形成されている。
【０００８】
半導体チップ２００には、回路形成面側にバンプ電極２００ａが形成されており、インターポーザ１００の配線層１２０とバンプ電極２００ａとが接続するように、インターポーザ１００上に実装されている。
【０００９】
上記のインターポーザ１００は、シリコンウェーハ等からなるシリコン基板１１０上に、通常の半導体製造におけるウェーハプロセスやアセンブリ工程の技術を用いて配線層１２０を形成し、シリコン基板１１０の裏面から裏面研削装置（ＢＧＲ：Ｂａｃｋｓｉｄｅ Ｇｒｉｎｄｅｒ） を用いて貫通導電層１１２をシリコン基板１１０の裏面から露出させて、バンプ電極１３０を形成することにより製造される。
【００１０】
図９（ａ）は、上記の電子回路装置を実装基板上に実装した後の断面図であり、図９（ｂ）は図９（ａ）のＧ部における拡大断面図である。
【００１１】
図９に示すように、上記構成の電子回路装置は、インターポーザ１００に形成されたバンプ電極１３０と実装基板３００の図示しない配線とを接続するように、実装基板上に実装されて使用される。
【００１２】
インターポーザ１００に複数の半導体チップ２００が搭載された電子回路装置を実装基板３００へ実装する際には、例えば、電子回路装置を実装基板３００に向けて加圧および加熱した状態でバンプ電極１３０を熔融させて実装基板３００の配線とバンプ電極１３０とを接合させている。
あるいは、電子回路装置を実装基板３００へ向けて加圧した状態でバンプ電極１３０と実装基板３００の配線との接合部に超音波振動を加えることにより、バンプ電極１３０と実装基板３００の配線とを接合している。
【００１３】
【発明が解決しようとする課題】
図８（ｂ）に示すように、従来のインターポーザ１００では、インターポーザ１００を構成するシリコン基板１１０の他方の面と、露出した貫通導電層１１２とはほぼ平坦であった。
その結果、実装基板３００への実装後において、インターポーザ１００に形成されたバンプ電極１３０は少なからず変形することから、その変形が大きい場合には、図９（ｂ）に示すように、シリコン基板１１０とバンプ電極１３０とがＨ部において接触してしまう場合があった。
【００１４】
電子回路装置は使用時において発熱し、シリコン基板１１０の温度も上昇することから、半導体であるシリコン基板１１０の導電率は温度の上昇に伴い大きくなり、シリコン基板１１０とバンプ電極１３０との接触により、ショートしてしまうこととなる。
【００１５】
このように、シリコン基板１１０とバンプ電極１３０とが接触した場合には、上記の電子回路装置は不良品となり使用することはできないことから、電子回路装置の歩留りの低下を引き起こす要因となってしまっていた。
【００１６】
本発明は上記の事情に鑑みてなされたものであり、その目的は、実装基板と接続する突起電極とインターポーザを構成する半導体基板とのショートを防止することができるインターポーザおよびその製造方法、並びに当該インターポーザを用いた電子回路装置およびその製造方法を提供することにある。
【００１７】
【課題を解決するための手段】
上記の目的を達成するため、本発明のインターポーザは、一方の面に複数の電子素子を搭載し、他方の面を突起電極により実装基板に接続させて、前記電子素子と前記実装基板とを電気的に接続するインターポーザであって、半導体基板と、前記半導体基板を貫通し、当該半導体基板に絶縁した状態において埋め込まれた貫通導電層と、前記半導体基板の前記一方の面上に形成され、前記貫通導電層と前記電子素子とを電気的に接続する配線層とを有し、前記貫通導電層は、前記実装基板と当該貫通導電層との間を前記突起電極により接続する際に、当該突起電極の変形による前記半導体基板と前記突起電極との接触を防止し得るように、前記半導体基板の前記他方の面から突出して形成されている。
【００１８】
上記の目的を達成するため、本発明の電子回路装置は、複数の電子素子と、当該複数の電子素子を一方の面に搭載するインターポーザとを有し、前記インターポーザの他方の面を突起電極により実装基板に接続させる電子回路装置であって、前記インターポーザは、半導体基板と、前記半導体基板を貫通し、当該半導体基板に絶縁した状態において埋め込まれた貫通導電層と、前記半導体基板の前記一方の面上に形成され、前記貫通導電層と前記電子素子とを電気的に接続する配線層とを有し、前記貫通導電層は、前記実装基板と当該貫通導電層との間を突起電極により接続する際に、当該突起電極の変形による前記半導体基板と前記突起電極との接触を防止し得るように、前記半導体基板の前記他方の面から突出して形成されている。
【００１９】
上記の本発明のインターポーザおよび電子回路装置では、貫通導電層は、実装基板と貫通導電層との間を突起電極により接続する際に、当該突起電極の変形による半導体基板と突起電極との接触を防止し得るように、半導体基板の他方の面から突出して形成されている。
従って、インターポーザの他方の面を突起電極により実装基板に接続させる際に、突起電極の変形によって突起電極と半導体基板とが接触することが防止される。
【００２０】
さらに、上記の目的を達成するため、本発明のインターポーザの製造方法は、一方の面に複数の電子素子を搭載し、他方の面を突起電極により実装基板に接続させて、前記電子素子と前記実装基板とを電気的に接続するインターポーザの製造方法であって、半導体基板の途中の深さまで開孔を形成する工程と、前記半導体基板の前記開孔に、当該半導体基板に絶縁した状態において導電層を埋め込んで形成する工程と、前記半導体基板の前記一方の面上に、前記導電層と前記電子素子とを電気的に接続する配線層を形成する工程と、前記半導体基板の前記他方の面を研磨して、前記導電層を前記半導体基板の前記他方の面から露出させて貫通導電層を形成する工程と、前記他方の面側における前記半導体基板をエッチングして、前記半導体基板の前記他方の面から前記貫通導電層を突出させる工程とを有する。
【００２１】
さらに、上記の目的を達成するため、本発明の電子回路装置の製造方法は、半導体基板の途中の深さまで開孔を形成する工程と、前記半導体基板の前記開孔に、当該半導体基板に絶縁した状態において導電層を埋め込んで形成する工程と、前記半導体基板の前記一方の面上に、前記導電層に接続する配線層を形成する工程と、前記半導体基板の前記他方の面を研磨して、前記導電層を前記半導体基板の前記他方の面から露出させて貫通導電層を形成する工程と、前記他方の面側における前記半導体基板をエッチングして、前記半導体基板の前記他方の面から前記貫通導電層を突出させる工程とを有するインターポーザを形成する工程と、前記インターポーザの前記一方の面上に、前記配線層に接続するように複数の電子素子を実装する工程とを有する。
【００２２】
上記の本発明のインターポーザおよび電子回路装置の製造方法では、半導体基板の他方の面を研磨して、導電層を半導体基板の他方の面から露出させて貫通導電層を形成した後に、他方の面側における半導体基板をエッチングすることにより、半導体基板の他方の面から貫通導電層を突出させる。
【００２３】
【発明の実施の形態】
以下に、本発明のインターポーザおよびそれを用いた電子回路装置の実施の形態について、図面を参照して説明する。
【００２４】
図１（ａ）は、本実施形態に係る電子回路装置の断面図であり、図１（ｂ）は図１（ａ）のＡ部における拡大断面図である。
図１に示すように、本実施形態に係る電子回路装置は、インターポーザ１上に複数の半導体チップ２が実装されているものである。
【００２５】
インターポーザ１は、シリコンウェーハからなるシリコン基板１０の一方の面上に形成された配線層２０と、他方の面上に形成されたバンプ電極（突起電極）３０とを有する。シリコン基板１０は、例えば、５０μｍ程度の厚さを有する。
【００２６】
シリコン基板１０には、一方の面から他方の面へと貫通する埋め込み用孔が形成されており、当該埋め込み用孔の内壁を被覆して酸化シリコンや窒化シリコン等からなる絶縁層１１が形成されており、当該絶縁層１１によりシリコン基板１０に絶縁した状態で、埋め込み用孔を充填する銅等からなる貫通導電層１２が形成されている。
【００２７】
シリコン基板１０の一方の面上には、酸化シリコン等からなる第１層間絶縁膜２１が形成されており、当該第１層間絶縁膜２１には貫通導電層１２を露出するコンタクトホールが形成されており、当該コンタクトホール内に例えばタングステン、アルミニウム、銅等の導電層が埋め込まれることにより、第１層コンタクトプラグ２２が形成されている。
【００２８】
第１層間絶縁膜２１上には、第１層コンタクトプラグ２２に接続するアルミニウム、銅等の導電体からなる第１層配線２３が形成されており、当該第１層配線２３および第１層間絶縁膜２１を被覆して、酸化シリコン等からなる第２層間絶縁膜２４が形成されている。
【００２９】
第２層間絶縁膜２４には第１層配線２３の電極取り出し部を露出するコンタクトホールが形成されており、当該コンタクトホール内に例えばタングステン、アルミニウム、銅等の導電層が埋め込まれることにより、第２層コンタクトプラグ２５が形成されている。
【００３０】
第２層間絶縁膜２４上には、第２層コンタクトプラグ２５に接続するアルミニウム、銅等の導電体からなる第２層配線２６が形成されている。
上記の第１層間絶縁膜２１、第１層コンタトプラグ２２、第１層配線２３、第２層間絶縁膜２４、第２層コンタクトプラグ２５、第２層配線２６により配線層２０が構成されている。なお、本実施形態では、配線層２０は２層配線により構成されている例を示しているが、さらなる多層配線により構成されていてもよい。
【００３１】
各半導体チップ２は、電子回路形成面上にバンプ電極２ａが形成されており、電子回路形成面をインターポーザ１の配線層２０に向けて、いわゆるフリップチップ実装されている。各半導体チップ２のバンプ電極２ａと第２層配線２６とが電気的に接続されることにより、各半導体チップ２のバンプ電極２ａは、第２層配線２６、第２層コンタクトプラグ２５、第１層配線２３、第１層コンタクトプラグ２２を介して各貫通導電層１２に電気的に接続されることとなる。
【００３２】
シリコン基板１０の他方の面は、貫通導電層１２が他方の面から突出するように後退しており、他方の面から突出した貫通導電層１２の先端には、各貫通導電層１２に接続するはんだ等からなるバンプ電極３０が形成されている。
シリコン基板１０の他方の面から貫通導電層１２が突出する長さＬは、後に実装基板と貫通導電層１２との間をバンプ電極３０により接続する際に、バンプ電極３０の変形によるシリコン基板１０とバンプ電極３０との接触を防止するため、例えば貫通導電層１２の径の１／５〜１／１０程度、例えば１００μｍ径であれば１０μｍ〜２０μｍ程度とする。
【００３３】
図２（ａ）は、上記の本実施形態に係る電子回路装置を実装基板上に実装した後の断面図であり、図２（ｂ）は図２（ａ）のＢ部における拡大断面図である。
【００３４】
図２（ａ）に示すように、上記構成の電子回路装置は、インターポーザ１に形成されたバンプ電極３０と実装基板３の図示しない配線とを接続するように、実装基板３上に実装されて使用される。
【００３５】
インターポーザ１に複数の半導体チップ２が搭載された電子回路装置を実装基板３へ実装する際には、例えば、電子回路装置を実装基板３に向けて加圧および加熱することにより、バンプ電極３０を熔融させて実装基板３の配線とバンプ電極３０とを接合させる。
あるいは、電子回路装置を実装基板３へ向けて加圧した状態でバンプ電極３０と実装基板３の配線との接合部に超音波振動を加えることにより、バンプ電極３０と実装基板３の配線とを接合させる。
【００３６】
上記の実装基板３への実装時において、インターポーザ１に形成されたバンプ電極３０は少なからず変形するが、その変形が大きい場合であっても、図２（ｂ）に示すように、本実施形態ではシリコン基板１０の裏面から貫通導電層１２が突出して形成されていることから、シリコン基板１０とバンプ電極３０とが直接接触することはなく、バンプ電極３０とシリコン基板１０とのショートを防止することができる。
【００３７】
従って、本実施形態に係るインターポーザおよび電子回路装置によれば、電子回路装置の実装基板３への実装時において、バンプ電極３０とシリコン基板１０とのショートを防止することができることから、歩留りの良い信頼性のある電子回路装置を得ることができる。
【００３８】
次に、上記の本実施形態に係るインターポーザおよびそれを用いた電子回路装置の製造方法について説明する。
【００３９】
まず、図３（ａ）に示すように、膜厚が６００〜７００μｍ程度のシリコンウェーハからなるシリコン基板１０にフォトリソグラフィ技術により、貫通導電層を形成する部位に開口を有するレジストマスクを形成し、当該レジストマスクをマスクとして、エッチングを行なうことにより、シリコン基板１０の途中の深さまで、例えば５０μｍ程度の深さで埋め込み用孔１０ａを形成する。なお、レジストをマスクとせずに、窒化シリコン膜等のハードマスクをエッチングマスクとしてもよい。
【００４０】
次に、図３（ｂ）に示すように、上記の埋め込み用孔１０ａの内壁面を被覆するように全面に例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により酸化シリコン膜や窒化シリコン膜等からなる絶縁層１１を形成する。
続いて、埋め込み用孔１０ａを充填するように絶縁層１１上に、例えばスパッタリング法によって銅膜を核成長層として堆積させ、次いで、無電解メッキにより銅膜を形成することにより、後に貫通導電層となる導電層１２ａを形成する。
【００４１】
次に、図４（ｃ）に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、シリコン基板１０上に堆積した導電層１２ａおよび絶縁層１１を除去することにより、埋め込み用孔１０ａ内にのみ絶縁層１１および導電層１２ａを残す。
【００４２】
次に、図４（ｄ）に示すように、シリコン基板１０上に、例えば、ＣＶＤ法により酸化シリコン膜を堆積させて第１層間絶縁膜２１を形成し、当該第１層間絶縁膜２１にエッチングにより導電層１２ａを露出するコンタクトホールを形成する。
続いて、コンタクトホール内を充填するようにタングステン、アルミニウム、等の導電層からなる第１層コンタクトプラグ２２を形成し、第１層間絶縁膜２１上にアルミニウム等を堆積させてパターニングすることにより第１層コンタクトプラグ２２に接続する第１層配線２３を形成する。なお、第１層間絶縁膜２１に予め配線溝を形成し、銅等を埋め込んだ後、ＣＭＰ法によって不要な銅膜を除去するダマシン法により、第１層配線２３を形成してもよい。
【００４３】
次に、図５（ｅ）に示すように、第１層配線２３および第１層間絶縁膜２１上に、例えば、ＣＶＤ法により酸化シリコン膜を堆積させて第２層間絶縁膜２４を形成し、当該第２層間絶縁膜２４にエッチングにより第１層配線２３に達するコンタクトホールを形成する。
続いて、コンタクトホール内を充填するようにタングステン、アルミニウム、等の導電層からなる第２層コンタクトプラグ２５を形成し、第２層間絶縁膜２４上にアルミニウム等を堆積させてパターニングすることにより第２層コンタクトプラグ２５に接続する第２層配線２６を形成する。なお、第２層間絶縁膜２４に予め配線溝を形成し、銅等を埋め込んだ後、ＣＭＰ法によって不要な銅膜を除去するダマシン法により、第２層配線２６を形成してもよい。
【００４４】
図５（ｅ）のＣ部における拡大断面図を図７（ａ）に示す。図７（ａ）に示すように、上記の工程後では、シリコン基板１０の途中の深さまで形成された埋め込み用孔１０ａ内には絶縁層１１を介して導電層１２ａが充填されており、導電層１２ａは未だシリコン基板１０を貫通していない状態にある。
【００４５】
次に、図５（ｆ）に示すように、裏面研削装置（ＢＧＲ：Ｂａｃｋｓｉｄｅ Ｇｒｉｎｄｅｒ）を用いて、上記のシリコン基板１０の裏面を例えばダイアモンド砥石によって研削して、図５（ｆ）のＤ部の拡大断面図である図７（ｂ）に示すように、シリコン基板１０の裏面から導電層１２ａを露出させることにより、シリコン基板１０を貫通する貫通導電層１２を形成する。例えば、シリコン基板１０は６００〜７００μｍ程度の膜厚から５０μｍ程度の厚さにまで加工される。このとき、図７（ｂ）に示すように、貫通導電層１２とシリコン基板１０の裏面はほぼ平坦となっている。
【００４６】
次に、図６（ｇ）および図６（ｇ）のＥ部における拡大断面図である図７（ｃ）に示すように、シリコン基板１０の裏面をエッチングすることにより、シリコン基板１０の裏面を後退させて貫通導電層１２を突出させる。
上記のエッチングとしては、例えば、貫通導電層１２を構成する銅や、絶縁層１１を構成する酸化シリコンに対してシリコン基板１０を高い選択比をもってエッチングすることができるエッチング液を用いたウェットエッチングか、あるいはプラズマエッチングによりシリコン基板１０を選択的にエッチングする。例えば、プラズマエッチングによりシリコン基板１０の裏面を後退させる場合の条件の一例としては、ダウンフローのプラズマエッチング装置にて、圧力：２６６Ｐａ（２Ｔｏｒｒ）、マイクロ波パワー：１０００Ｗ、ガス流量：ＣＦ４ ／Ｏ２ ＝５０ｃｃ／５００ｃｃとする。
これにより、シリコン基板１０の裏面から、例えば貫通導電層１２の径の１／５〜１／１０程度、例えば１００μｍ径であれば１０μｍ〜２０μｍ程度の長さＬだけ、貫通導電層１２を突出させる。
【００４７】
次に、図６（ｈ）に示すように、インターポーザ１の配線層２０上に、電子回路形成面にバンプ電極２ａが形成された複数の半導体チップ２を実装する。当該工程では、半導体チップ２をインターポーザ１に向けて加圧および加熱することにより、バンプ電極２ａを熔融させてインターポーザ１の第２層配線２６とバンプ電極２ａとを接合させる。あるいは、半導体チップ２をインターポーザ１へ向けて加圧した状態でバンプ電極２ａとインターポーザ１の第２層配線２６との接合部に超音波振動を加えることにより、バンプ電極２ａとインターポーザ１の第２層配線２６とを接合させる。
【００４８】
以降の工程としては、インターポーザ１の各貫通導電層１２に接続するはんだからなるバンプ電極３０を形成することにより、図１（ａ）に示す電子回路装置が製造される。なお、バンプ電極３０を構成するはんだとしては、Ｓｎ−Ｐｂの共晶はんだや、Ｓｎ−Ａｇ系、Ｓｎ−Ａｇ−Ｃｕ系、Ｓｎ−Ａｇ−Ｂｉ系、Ｓｎ−Ｚｎ系等などの鉛レスはんだを用いることができる。
【００４９】
上記の本実施形態に係るインターポーザおよび電子回路装置の製造方法によれば、インターポーザ１を構成するシリコン基板１０の裏面をエッチングにより後退させて貫通導電層１２を突出させることにより、後の電子回路装置の実装基板３への実装工程において、バンプ電極３０とシリコン基板１０とのショートを防止することができるインターポーザおよび電子回路装置を製造することができる。
【００５０】
本発明は、上記の実施形態の説明に限定されない。例えば、本実施形態では、一例として、シリコン基板１０からの貫通導電層１２の突出する長さを例示したが、貫通導電層１２がさらに長く突出するようにシリコン基板１０の裏面をエッチングしてもよい。
【００５１】
また、本実施形態では、バンプ電極３０をインターポーザ１側に形成する例について説明したが、バンプ電極３０を実装基板側に形成して、インターポーザ１の貫通導電層１２とバンプ電極３０とが接続するように、電子回路装置を実装基板へ実装してもよい。この場合においても、バンプ電極３０の変形によるバンプ電極３０とシリコン基板１０とのショートを防止することができる。
また、シリコン基板１０の厚みや、配線層を構成する配線材料、層間絶縁膜の材料について例示したが、これに限られるものでない。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００５２】
【発明の効果】
本発明のインターポーザによれば、実装基板と接続する突起電極とインターポーザを構成する半導体基板とのショートを防止することができる。
本発明の電子回路装置によれば、実装基板と接続する突起電極とインターポーザを構成する半導体基板とのショートを防止することができる。
【００５３】
本発明のインターポーザの製造方法によれば、実装基板と接続する突起電極とインターポーザを構成する半導体基板とのショートを防止することができるインタポーザを製造することができる。
本発明の電子回路装置の製造方法によれば、実装基板と接続する突起電極とインターポーザを構成する半導体基板とのショートを防止することができる電子回路装置を製造することができる。
【図面の簡単な説明】
【図１】図１（ａ）は、本実施形態に係る電子回路装置の断面図であり、図１（ｂ）は図１（ａ）のＡ部における拡大断面図である。
【図２】図２（ａ）は、本実施形態に係る電子回路装置を実装基板上に実装した後の断面図であり、図２（ｂ）は図２（ａ）のＢ部における拡大断面図である。
【図３】本実施形態に係るインターポーザおよび電子回路装置の製造における工程断面図である。
【図４】本実施形態に係るインターポーザおよび電子回路装置の製造における工程断面図である。
【図５】本実施形態に係るインターポーザおよび電子回路装置の製造における工程断面図である。
【図６】本実施形態に係るインターポーザおよび電子回路装置の製造における工程断面図である。
【図７】図７（ａ）は図５（ｅ）のＣ部における拡大断面図であり、図７（ｂ）は図５（ｆ）のＤ部における拡大断面図であり、図７（ｃ）は図６（ｇ）のＥ部における拡大断面図である。
【図８】図８（ａ）は従来のいわゆるシステムインパッケージ技術を適用した電子回路装置の断面図であり、図８（ｂ）は図８（ａ）のＦ部における拡大断面図である。
【図９】図９（ａ）は、従来の電子回路装置を実装基板上に実装した後の断面図であり、図９（ｂ）は図９（ａ）のＧ部における拡大断面図である。
【符号の説明】
１…インターポーザ、２…半導体チップ、２ａ…バンプ電極、３…実装基板、１０…シリコン基板、１０ａ…埋め込み用孔、１１…絶縁層、１２…貫通導電層、１２ａ…導電層、２０…配線層、２１…第１層間絶縁膜、２２…第１層コンタクトプラグ、２３…第１層配線、２４…第２層間絶縁膜、２５…第２層コンタクトプラグ、２６…第２層配線、３０…バンプ電極、１００…インターポーザ、１１０…シリコン基板、１１１…絶縁層、１１２…貫通導電層、１２０…配線層、１３０…バンプ電極、２００…半導体チップ、２００ａ…バンプ電極、３００…実装基板。
Claims (6)
- 一方の面に複数の電子素子を搭載し、他方の面を突起電極により実装基板に接続させて、前記電子素子と前記実装基板とを電気的に接続するインターポーザであって、
半導体基板と、
前記半導体基板を貫通し、当該半導体基板に絶縁した状態において埋め込まれた貫通導電層と、
前記半導体基板の前記一方の面上に形成され、前記貫通導電層と前記電子素子とを電気的に接続する配線層とを有し、
前記貫通導電層は、前記実装基板と当該貫通導電層との間を前記突起電極により接続する際に、当該突起電極の変形による前記半導体基板と前記突起電極との接触を防止し得るように、前記半導体基板の前記他方の面から突出して形成されている
インターポーザ。 - 複数の電子素子と、当該複数の電子素子を一方の面に搭載するインターポーザとを有し、前記インターポーザの他方の面を突起電極により実装基板に接続させる電子回路装置であって、
前記インターポーザは、
半導体基板と、
前記半導体基板を貫通し、当該半導体基板に絶縁した状態において埋め込まれた貫通導電層と、
前記半導体基板の前記一方の面上に形成され、前記貫通導電層と前記電子素子とを電気的に接続する配線層とを有し、
前記貫通導電層は、前記実装基板と当該貫通導電層との間を突起電極により接続する際に、当該突起電極の変形による前記半導体基板と前記突起電極との接触を防止し得るように、前記半導体基板の前記他方の面から突出して形成されている
電子回路装置。 - 一方の面に複数の電子素子を搭載し、他方の面を突起電極により実装基板に接続させて、前記電子素子と前記実装基板とを電気的に接続するインターポーザの製造方法であって、
半導体基板の途中の深さまで開孔を形成する工程と、
前記半導体基板の前記開孔に、当該半導体基板に絶縁した状態において導電層を埋め込んで形成する工程と、
前記半導体基板の前記一方の面上に、前記導電層と前記電子素子とを電気的に接続する配線層を形成する工程と、
前記半導体基板の前記他方の面を研磨して、前記導電層を前記半導体基板の前記他方の面から露出させて貫通導電層を形成する工程と、
前記他方の面側における前記半導体基板をエッチングして、前記半導体基板の前記他方の面から前記貫通導電層を突出させる工程と
を有するインターポーザの製造方法。 - 前記貫通導電層を突出させる工程の後に、前記半導体基板の他方の面から突出した前記貫通導電層に接続する前記突起電極を形成する工程をさらに有する
請求項３記載のインターポーザの製造方法。 - 半導体基板の途中の深さまで開孔を形成する工程と、
前記半導体基板の前記開孔に、当該半導体基板に絶縁した状態において導電層を埋め込んで形成する工程と、
前記半導体基板の前記一方の面上に、前記導電層に接続する配線層を形成する工程と、
前記半導体基板の前記他方の面を研磨して、前記導電層を前記半導体基板の前記他方の面から露出させて貫通導電層を形成する工程と、
前記他方の面側における前記半導体基板をエッチングして、前記半導体基板の前記他方の面から前記貫通導電層を突出させる工程と
を有するインターポーザを形成する工程と、
前記インターポーザの前記一方の面上に、前記配線層に接続するように複数の電子素子を実装する工程と
を有する電子回路装置の製造方法。 - 前記貫通導電層を突出させる工程の後に、前記半導体基板の他方の面から突出した前記貫通導電層に接続する突起電極を形成する工程をさらに有する
請求項５記載の電子回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002237396A JP2004079745A (ja) | 2002-08-16 | 2002-08-16 | インターポーザおよびその製造方法、並びに電子回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002237396A JP2004079745A (ja) | 2002-08-16 | 2002-08-16 | インターポーザおよびその製造方法、並びに電子回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004079745A true JP2004079745A (ja) | 2004-03-11 |
Family
ID=32021163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002237396A Pending JP2004079745A (ja) | 2002-08-16 | 2002-08-16 | インターポーザおよびその製造方法、並びに電子回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004079745A (ja) |
Cited By (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005101476A1 (ja) * | 2004-04-16 | 2005-10-27 | Japan Science And Technology Agency | 半導体素子及び半導体素子の製造方法 |
| JP2005317640A (ja) * | 2004-04-27 | 2005-11-10 | Sony Corp | インターポーザにおけるビヤホールの形成方法、及び、インターポーザ |
| US7233061B1 (en) | 2003-10-31 | 2007-06-19 | Xilinx, Inc | Interposer for impedance matching |
| KR100752953B1 (ko) | 2006-08-23 | 2007-08-30 | 주식회사 유니테스트 | 프로브 카드의 범프 형성 방법 |
| KR100821601B1 (ko) * | 2005-07-06 | 2008-04-15 | 세이코 엡슨 가부시키가이샤 | 전자 기판, 전자 기판의 제조 방법, 및 전자 기기 |
| US7402901B2 (en) * | 2005-03-16 | 2008-07-22 | Sony Corporation | Semiconductor device and method of manufacturing semiconductor device |
| US7566960B1 (en) * | 2003-10-31 | 2009-07-28 | Xilinx, Inc. | Interposing structure |
| JP2010267805A (ja) * | 2009-05-14 | 2010-11-25 | Shinko Electric Ind Co Ltd | 半導体パッケージ及びその製造方法 |
| JP2011119481A (ja) * | 2009-12-03 | 2011-06-16 | Shinko Electric Ind Co Ltd | 半導体装置および半導体装置の製造方法 |
| US8379400B2 (en) | 2009-10-06 | 2013-02-19 | Shinko Electric Industries Co., Ltd. | Interposer mounted wiring board and electronic component device |
| WO2013176964A1 (en) * | 2012-05-25 | 2013-11-28 | LuxVue Technology Corporation | Method of forming a micro device transfer head with silicon electrode |
| WO2013176963A1 (en) * | 2012-05-25 | 2013-11-28 | LuxVue Technology Corporation | Micro device transfer head with silicon electrode |
| WO2014008110A1 (en) * | 2012-07-06 | 2014-01-09 | LuxVue Technology Corporation | Compliant bipolar micro device transfer head with silicon electrodes |
| US8686542B2 (en) | 2012-07-06 | 2014-04-01 | LuxVue Technology Corporation | Compliant monopolar micro device transfer head with silicon electrode |
| US8716767B2 (en) | 2012-07-06 | 2014-05-06 | LuxVue Technology Corporation | Compliant bipolar micro device transfer head |
| US8791530B2 (en) | 2012-09-06 | 2014-07-29 | LuxVue Technology Corporation | Compliant micro device transfer head with integrated electrode leads |
| US9105492B2 (en) | 2012-05-08 | 2015-08-11 | LuxVue Technology Corporation | Compliant micro device transfer head |
| US9236815B2 (en) | 2012-12-10 | 2016-01-12 | LuxVue Technology Corporation | Compliant micro device transfer head array with metal electrodes |
| US9255001B2 (en) | 2012-12-10 | 2016-02-09 | LuxVue Technology Corporation | Micro device transfer head array with metal electrodes |
| WO2017026317A1 (ja) * | 2015-08-10 | 2017-02-16 | 大日本印刷株式会社 | イメージセンサモジュール |
| JP2017037962A (ja) * | 2015-08-10 | 2017-02-16 | 大日本印刷株式会社 | イメージセンサモジュール |
| JP2017038040A (ja) * | 2015-08-10 | 2017-02-16 | 大日本印刷株式会社 | イメージセンサモジュール |
| JP2022040321A (ja) * | 2020-03-03 | 2022-03-10 | 大日本印刷株式会社 | インターポーザ基板およびその作製方法 |
-
2002
- 2002-08-16 JP JP2002237396A patent/JP2004079745A/ja active Pending
Cited By (48)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7233061B1 (en) | 2003-10-31 | 2007-06-19 | Xilinx, Inc | Interposer for impedance matching |
| US8062968B1 (en) | 2003-10-31 | 2011-11-22 | Xilinx, Inc. | Interposer for redistributing signals |
| US7566960B1 (en) * | 2003-10-31 | 2009-07-28 | Xilinx, Inc. | Interposing structure |
| WO2005101476A1 (ja) * | 2004-04-16 | 2005-10-27 | Japan Science And Technology Agency | 半導体素子及び半導体素子の製造方法 |
| JP4517712B2 (ja) * | 2004-04-27 | 2010-08-04 | ソニー株式会社 | インターポーザにおけるビヤホールの形成方法 |
| JP2005317640A (ja) * | 2004-04-27 | 2005-11-10 | Sony Corp | インターポーザにおけるビヤホールの形成方法、及び、インターポーザ |
| US7402901B2 (en) * | 2005-03-16 | 2008-07-22 | Sony Corporation | Semiconductor device and method of manufacturing semiconductor device |
| KR100821601B1 (ko) * | 2005-07-06 | 2008-04-15 | 세이코 엡슨 가부시키가이샤 | 전자 기판, 전자 기판의 제조 방법, 및 전자 기기 |
| KR100752953B1 (ko) | 2006-08-23 | 2007-08-30 | 주식회사 유니테스트 | 프로브 카드의 범프 형성 방법 |
| JP2010267805A (ja) * | 2009-05-14 | 2010-11-25 | Shinko Electric Ind Co Ltd | 半導体パッケージ及びその製造方法 |
| US8379400B2 (en) | 2009-10-06 | 2013-02-19 | Shinko Electric Industries Co., Ltd. | Interposer mounted wiring board and electronic component device |
| JP2011119481A (ja) * | 2009-12-03 | 2011-06-16 | Shinko Electric Ind Co Ltd | 半導体装置および半導体装置の製造方法 |
| US9105492B2 (en) | 2012-05-08 | 2015-08-11 | LuxVue Technology Corporation | Compliant micro device transfer head |
| US9895902B2 (en) | 2012-05-08 | 2018-02-20 | Apple Inc. | Compliant micro device transfer head |
| US9505230B2 (en) | 2012-05-08 | 2016-11-29 | Apple Inc. | Compliant micro device transfer head |
| US9370864B2 (en) | 2012-05-08 | 2016-06-21 | Apple Inc. | Compliant micro device transfer head |
| WO2013176964A1 (en) * | 2012-05-25 | 2013-11-28 | LuxVue Technology Corporation | Method of forming a micro device transfer head with silicon electrode |
| KR101596385B1 (ko) | 2012-05-25 | 2016-03-07 | 애플 인크. | 실리콘 전극을 구비한 마이크로 디바이스 이송 헤드 |
| KR20150008149A (ko) * | 2012-05-25 | 2015-01-21 | 럭스뷰 테크놀로지 코포레이션 | 실리콘 전극을 구비한 마이크로 디바이스 이송 헤드 |
| WO2013176963A1 (en) * | 2012-05-25 | 2013-11-28 | LuxVue Technology Corporation | Micro device transfer head with silicon electrode |
| US9548233B2 (en) | 2012-05-25 | 2017-01-17 | Apple Inc. | Micro device transfer head array |
| TWI557783B (zh) * | 2012-05-25 | 2016-11-11 | 蘋果公司 | 具有矽電極的微元件轉印頭 |
| US9034754B2 (en) | 2012-05-25 | 2015-05-19 | LuxVue Technology Corporation | Method of forming a micro device transfer head with silicon electrode |
| US9288899B2 (en) | 2012-05-25 | 2016-03-15 | LuxVue Technology Corporation | Micro device transfer head array |
| US9406541B2 (en) | 2012-07-06 | 2016-08-02 | Apple Inc. | Compliant bipolar micro device transfer head with silicon electrodes |
| CN104471698A (zh) * | 2012-07-06 | 2015-03-25 | 勒克斯维科技公司 | 具有硅电极的顺应性双极微型器件转移头 |
| US9799547B2 (en) | 2012-07-06 | 2017-10-24 | Apple Inc. | Compliant bipolar micro device transfer head with silicon electrodes |
| US9224629B2 (en) | 2012-07-06 | 2015-12-29 | LuxVue Technology Corporation | Compliant bipolar micro device transfer head with silicon electrodes |
| US8716767B2 (en) | 2012-07-06 | 2014-05-06 | LuxVue Technology Corporation | Compliant bipolar micro device transfer head |
| US9044926B2 (en) | 2012-07-06 | 2015-06-02 | LuxVue Technology Corporation | Compliant bipolar micro device transfer head with silicon electrodes |
| US8686542B2 (en) | 2012-07-06 | 2014-04-01 | LuxVue Technology Corporation | Compliant monopolar micro device transfer head with silicon electrode |
| US9711387B2 (en) | 2012-07-06 | 2017-07-18 | Apple Inc. | Compliant bipolar micro device transfer head with silicon electrodes |
| US9000566B2 (en) | 2012-07-06 | 2015-04-07 | LuxVue Technology Corporation | Compliant micro device transfer head |
| WO2014008110A1 (en) * | 2012-07-06 | 2014-01-09 | LuxVue Technology Corporation | Compliant bipolar micro device transfer head with silicon electrodes |
| US8791530B2 (en) | 2012-09-06 | 2014-07-29 | LuxVue Technology Corporation | Compliant micro device transfer head with integrated electrode leads |
| US8945968B2 (en) | 2012-09-06 | 2015-02-03 | LuxVue Technology Corporation | Compliant micro device transfer head with integrated electrode leads |
| US9255001B2 (en) | 2012-12-10 | 2016-02-09 | LuxVue Technology Corporation | Micro device transfer head array with metal electrodes |
| US9236815B2 (en) | 2012-12-10 | 2016-01-12 | LuxVue Technology Corporation | Compliant micro device transfer head array with metal electrodes |
| WO2017026317A1 (ja) * | 2015-08-10 | 2017-02-16 | 大日本印刷株式会社 | イメージセンサモジュール |
| JP2017038040A (ja) * | 2015-08-10 | 2017-02-16 | 大日本印刷株式会社 | イメージセンサモジュール |
| JP2017204891A (ja) * | 2015-08-10 | 2017-11-16 | 大日本印刷株式会社 | イメージセンサモジュール |
| JP2017037962A (ja) * | 2015-08-10 | 2017-02-16 | 大日本印刷株式会社 | イメージセンサモジュール |
| CN107924924A (zh) * | 2015-08-10 | 2018-04-17 | 大日本印刷株式会社 | 图像传感器模块 |
| US10681256B2 (en) | 2015-08-10 | 2020-06-09 | Dai Nippon Printing Co., Ltd. | Image sensor module including a light-transmissive interposer substrate having a through-hole |
| US11153471B2 (en) | 2015-08-10 | 2021-10-19 | Dai Nippon Printing Co., Ltd. | Through-hole electrode substrate |
| CN107924924B (zh) * | 2015-08-10 | 2022-12-06 | 大日本印刷株式会社 | 图像传感器模块 |
| JP2022040321A (ja) * | 2020-03-03 | 2022-03-10 | 大日本印刷株式会社 | インターポーザ基板およびその作製方法 |
| JP7342979B2 (ja) | 2020-03-03 | 2023-09-12 | 大日本印刷株式会社 | インターポーザ基板およびその作製方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2004079745A (ja) | インターポーザおよびその製造方法、並びに電子回路装置およびその製造方法 | |
| TWI570866B (zh) | 具有備份電連接器之互連結構及相關系統與方法 | |
| JP4366510B2 (ja) | 垂直型接続部を使用したチップおよびウェハ集積方法 | |
| US5904496A (en) | Wafer fabrication of inside-wrapped contacts for electronic devices | |
| JP4844391B2 (ja) | 半導体装置並びに配線基板及びその製造方法 | |
| KR20240032172A (ko) | 반도체 디바이스 어셈블리 | |
| JP4308904B2 (ja) | 表面取り付け及びフリップチップ技術 | |
| US9431380B2 (en) | Microelectronic assembly having a heat spreader for a plurality of die | |
| JP2007157844A (ja) | 半導体装置、および半導体装置の製造方法 | |
| JP3673094B2 (ja) | マルチチップ半導体装置 | |
| JP2006196885A (ja) | 半導体モジュールにおける熱放散のための方法および装置 | |
| US20160079090A1 (en) | Carrier-less silicon interposer | |
| US7553743B2 (en) | Wafer bonding method of system in package | |
| TW202023002A (zh) | 半導體結構及其製造方法 | |
| JP4844392B2 (ja) | 半導体装置及び配線基板 | |
| JP2006253330A (ja) | 半導体装置およびその製造方法 | |
| JPH11312704A (ja) | ボンドパッドを有するデュアルダマスク | |
| JP3791459B2 (ja) | 半導体装置およびその製造方法 | |
| WO2024021356A1 (zh) | 高深宽比tsv电联通结构及其制造方法 | |
| JP4179186B2 (ja) | 配線基板およびその製造方法および半導体装置 | |
| JP2004071719A (ja) | インターポーザおよびその製造方法、並びに電子回路装置およびその製造方法 | |
| JP2002110897A (ja) | 半導体装置およびその製造方法 | |
| WO2015084660A1 (en) | Carrier-less silicon interposer using photo patterned polymer as substrate | |
| JP2007158078A (ja) | 半導体装置とその製造方法 | |
| JP2009135193A (ja) | シリコンスルーホールを有する半導体チップ装置及びその製造方法 |