JP2006253330A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】 金属による汚染を防止することができる半導体装置を実現する。
【解決手段】 半導体装置は、第1の端子部3を有する第1の半導体基板11が、第2の端子部10を有する第2の半導体基板12に積層されている。第1の半導体基板11には、貫通孔4が形成されており、貫通孔4に挿入されたワイヤ7を介して、第1の端子部3と第2の端子部10とが電気的に接続されている。それゆえ、従来のめっき法による貫通電極を形成する時の半導体基板を研削する工程を必要とせず、半導体装置が金属で汚染されることを防止することができる。
【選択図】 図1
【解決手段】 半導体装置は、第1の端子部3を有する第1の半導体基板11が、第2の端子部10を有する第2の半導体基板12に積層されている。第1の半導体基板11には、貫通孔4が形成されており、貫通孔4に挿入されたワイヤ7を介して、第1の端子部3と第2の端子部10とが電気的に接続されている。それゆえ、従来のめっき法による貫通電極を形成する時の半導体基板を研削する工程を必要とせず、半導体装置が金属で汚染されることを防止することができる。
【選択図】 図1
Description
本発明は半導体装置およびその半導体装置の製造方法に関するものであり、特に、半導体を貫通する貫通孔に挿入されたワイヤを介して、複数の半導体基板が接続される半導体装置およびその製造方法に関するものである。
近年、大容量の半導体装置の開発において、限られた半導体チップ面内に集積度の高い回路を形成する事が要求されている。このような集積密度向上の手法の1つとして、半導体チップに形成される素子を微細化することにより、半導体チップの集積度向上を図った半導体装置が提案されている。一方、別手法として、例えば特許文献1および2に記載されている様に、貫通電極を有する、複数の半導体チップを積層する事により、半導体装置の集積度向上を図ったマルチチップ半導体装置が提案されている。
図3に、従来の貫通電極を有する半導体チップの断面図を示す。図3に示すように、半導体チップ100は、シリコン基板101と、素子形成部102と、貫通電極111と、シード膜106と、第1の絶縁膜105と、第2の絶縁膜110とを備えている。
ここで、シリコンウエハで構成されたシリコン基板101上に、素子形成部102が形成されており、さらに、シリコン基板101の下側には第2の絶縁膜110が形成されている。また、素子形成部102、シリコン基板101、および第2の絶縁膜110を貫通する貫通電極111が形成されている。さらに、貫通電極111の周りに、シード膜106、および第1の絶縁膜105が形成されており、貫通電極111と同様に、シード膜106および第1の絶縁膜105は、シリコン基板101、素子形成部102、および第2の絶縁膜110を貫通して形成されている。
以下にその製造方法の一例を、図4(a)〜図4(j)に基づいて説明する。図4(a)〜図4(j)は、従来の貫通電極111を有する半導体チップ100の製造工程を示す断面図である。
先ず、図4(a)に示すように、シリコン基板上101に、素子形成部102を形成する。
次に、図4(b)に示すように、素子形成部102上にフォトレジスト103を形成して配線をパターニングする。続いて、反応性イオンエッチング(RIE)により、素子形成部102表面からシリコン基板101へ、深さ100μmの有底孔(貫通していない孔)104を形成する。
次に、図4(c)に示すように、フォトレジスト103を除去したのち、化学蒸着法(CVD)により、有底孔104の形成部に、例えば、SiNやSO2等の絶縁膜105を形成する。
次に、図4(d)に示すように、スパッタリング法またはCVD法により、絶縁膜105上に上記シード膜106(例えば、銅(Cu))を堆積する。ここで、シード膜106は、めっき法によって貫通電極111を形成する際に、陰極として作用する。そして、シード膜106を陰極として、有底孔104を完全に埋めるように、有底孔104に貫通電極111用の金属107(例えば、銅(Cu))のめっき液を充填する。
次に、図4(e)に示すように、化学的機械的研磨(CMP)法により、素子形成部102が完全に露出するまで、素子形成部102上の余分な金属107を研磨して除去する。
次に、図4(f)に示すように、両面テープ等の接着剤108によって、素子形成部102上に支持体109を固定する。
さらに図4(g)に示すように、支持体109によって半導体チップ100を支えながら、化学的機械的研磨(CMP)によって、金属107が露出するまでシリコン基板101の下面を研削する。続いて、反応性イオンエッチング(RIE)により、シリコン基板101の下面を選択的にエッチングして、金属107がシリコン基板101より突起するようにする。
その次に、図4(h)に示すように、化学蒸着法(CVD)により、シリコン基板101の下面にSiNやSiO2等の第2の絶縁膜110を堆積する。
図4(i)に示すように、RIE法やCMP法などにより、シリコン基板101の下面に突出した貫通電極111用の金属107を被覆する第2の絶縁膜110を除去して、金属107を露出させる。
最後に、図4(j)に示すように、支持体109を半導体チップ100から除去して、貫通電極111を有する半導体チップ100が形成される。
しかしながら、上記の構成では、貫通電極111用のめっき液を半導体チップ100の有底孔104に充填する際に、有底孔104にボイド(空洞)が発生するという問題を生じる。具体的には、半導体チップ100の有底孔104の径が細く、かつ深い場合には、めっき液を有底孔104に均一に供給することが難しい。そのため、めっき液を完全に充填できずに、有底孔104内でボイドが発生する。これにより、半導体チップ100に貫通電極111が形成されたときに、貫通電極111が切断されているために半導体チップ100が電気的に切断されてしまうという問題を生じる。この問題を解決するために、特許文献3では、めっき液に添加剤を使用することや、複雑で高度なめっき方法を使用することによって、ボイドを発生させないように、めっき液を有底孔104に充填する方法が提案されている。
特開平10−223833号公報(1998年8月21日公開)
特開2003−7909号公報(2003年1月10日公開)
特開2003−328180号公報(2003年11月19日公開)
しかしながら、上記従来の構成では、有底孔104は貫通していないため、貫通電極111を形成するには、貫通電極111が露出するまでシリコン基板101を研削して薄化しなければない。従って、シリコン基板101の研削時に、シリコン基板101と共に金属107が研削されてしまう虞が生じる。ここで、研削された金属107が、研削しているシリコン基板101面に拡散して付着することにより、シリコン基板101の絶縁性が損なわれ、シリコン基板101が汚染されてしまうという問題を生じる。結果として、信頼性劣化の要因となる。さらにめっき工程が煩雑になること、およびめっき処理時間が長時間必要となる。
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、金属によって汚染されないようにする半導体装置およびその製造方法を提供することにある。
本発明に係る半導体装置は、上記課題を解決するために、第1の端子部を有する第1の半導体基板が、第2の端子部を有する第2の半導体基板に積層されており、上記第1の半導体基板に貫通孔が形成されており、上記貫通孔に挿入されたワイヤを介して、第1の端子部と第2の端子部とが電気的に接続されていることを特徴としている。
従来の半導体装置では、半導体基板(半導体チップ)に貫通電極を形成するために、めっき法を採用している。この場合、貫通電極を形成するために、有底孔に金属を充填した後、その金属が露出するまで、シリコン基板を研削しなければならない。このとき、シリコン基板と共に金属も研削され、シリコン基板が研削された金属によって汚染される。すなわち半導体基板が金属によって汚染されるという問題が生じる。ここで、「貫通電極」とは半導体基板を貫通して形成された電極を意味し、貫通電極によって該貫通電極を有する半導体基板と他の半導体基板とを電気的に接続することができる。
これに対し、本発明に係る半導体装置では、貫通孔に挿入されたワイヤを介して、第1の端子部と第2の端子部とが電気的に接続されている。すなわち、このワイヤが、第1の半導体基板と第2の半導体基板とを電気的に接続する貫通電極として機能する。このため、本発明にかかる半導体装置は、めっき法による貫通電極を形成する必要がない。従って、従来のめっき法と比べて、第1の半導体基板および第2の半導体基板を研削する際に、第1の半導体基板および第2の半導体基板が金属によって汚染されることを防止できる。さらに、所定の厚さの半導体基板に貫通孔を作成すればよいので、ワイヤを挿入してから、半導体基板を研磨して薄化しなくてもよい。
さらに、上記の構成では、貫通孔にワイヤが挿入されているから、貫通孔によってワイヤを保護することができる。このため、不慮の外力によってワイヤが切断されることを防止することができる。従って、貫通孔を樹脂によって被覆してワイヤを保護することが不要となる。また、ワイヤ数が多い場合でも、ワイヤそれぞれを各貫通孔に挿入すればよく、ワイヤの配線が複雑になることを防止できる。
さらに、上記の構成では、貫通孔が深く、かつ貫通孔径が細い場合でも、ワイヤを貫通孔に挿入することは容易である。従って、従来のめっき法によって、有底孔を金属によって充填して形成された貫通電極に発生する、金属の埋め込み不良という問題がなく、つまりボイドが発生することがない。結果として、電気的な接続不良が減少し、製品の信頼性が向上する。
なお、本発明にかかる半導体装置では、第1および第2の半導体基板は、特に限定されず、いずれの素子を形成していても良い。
本発明に係る半導体装置では、上記ワイヤの少なくとも一端は、ワイヤ径より大きくなっていることが好ましい。上記の構成によれば、ワイヤの端部はワイヤ径より大きくなっているので、ワイヤが細い場合でも、ワイヤと第2の端子部との接続面積を大きくすることができる。従って、ワイヤと第2の端子部との接続不良が減少する。
本発明に係る半導体装置では、上記ワイヤの少なくとも一端は、上記貫通孔の径より大きくなっていることが好ましい。
従来の構成では、貫通電極は貫通孔の大きさに依存するので、貫通電極と他の電極(例えば第2の端子部)を接続するときには、貫通孔と同じ大きさの接続面積、あるいは貫通孔より小さな接続面積しか得られない。
上記の構成によれば、ワイヤの端部は、貫通孔の径よりも大きいので、ワイヤと第2の端子部とを接続するときに、従来の貫通電極に比べて接続面積を大きくすることができる。従って、ワイヤと第2の端子部とを接続しやすくなる。つまり、接続時の低抵抗化を実現することができる。結果として、ワイヤと第2の端子部との接続不良が減少する。
本発明に係る半導体装置では、上記ワイヤは、炭素(C)、銅(Cu)、アルミニウム(Al)、および金(Au)の少なくとも1つを含む導電性材料からなることが好ましい。上記構成では、炭素(C)、銅(Cu)、アルミニウム(Al)、および金(Au)の少なくとも1つを含む導電性材料からなるワイヤを使用できる。すなわち導電性ワイヤを配線として使用できる。
本発明に係る半導体装置では、上記貫通孔の延長線上に第2の端子部が配置されていることが好ましい。上記の構成によれば、第1の半導体基板に形成された貫通孔の延長線上に、第2の半導体基板の第2の端子部が配置されているので、ワイヤを介して、第1の半導体基板と第2の半導体基板を接続するときに、ワイヤの長さを短くすることができる。従って、電気的な応答速度を向上することができる。さらに、余分ワイヤがないので、貫通孔から露出するワイヤの長さも短く、半導体装置の高さ(厚さ)を低く(薄く)することができる。
本発明に係る半導体装置では、上記貫通孔の形成部に絶縁膜が形成されていることが好ましい。上記の構成によれば、貫通孔の形成部に絶縁膜が形成されているので、第1の半導体基板が金属によって短絡することを防止できる。従って、製品の信頼性が向上する。
本発明に係る半導体装置では、第1の半導体基板と第2の半導体装置とは、接着用樹脂を介して積層されていることが好ましい。
上記の構成によれば、第1の半導体基板と第2の半導体装置は、接着用樹脂を介して積層されているので、半導体基板同士を安定させて固定できると共に、貫通孔より伸びているワイヤの周りに配置され、ワイヤを保護することができる。さらに、接着用樹脂として絶縁性の接着剤を使用することで、半導体基板の短絡を防止することができる。従って、短絡防止用に新たに半導体基板に絶縁膜を形成することが不要となる。
本発明に係る半導体装置の製造方法は、上記課題を解決するために、第1の端子部を有する第1の半導体基板が、第2の端子部を有する第2の半導体基板に積層された半導体装置の製造方法であって、第1の半導体基板に貫通孔を形成する貫通工程と、上記貫通孔にワイヤを挿入して、上記ワイヤを介して第1の端子部と第2の端子部とを電気的に接続する接続工程とを含むことを特徴としている。
上記の構成によれば、第1の半導体基板に貫通孔を形成してワイヤを挿入するので、従来のように貫通電極を形成するために、貫通していない孔に充填した金属(貫通電極)が露出するまで半導体基板を研削する必要がない。このため、半導体基板の研削時に半導体基板と共に金属が研削されない。従って、研削された金属が、研削している半導体基板面に拡散して付着することにより、半導体基板の絶縁性を損ない、半導体基板が金属によって汚染されるということを防止することができる。
さらに、上記の構成によれば、貫通していない孔(有底孔)に金属(めっき液)を充填する必要がなく、充填が不十分なことに起因するボイド(空洞)が発生しない。従って、めっき液を充填するという複雑な工程を必要としないため、工程を簡略化できる。
上記製造方法においては、上記接続工程は、貫通孔径より大きいワイヤ端子を形成するワイヤ端子化工程を含むことが好ましい。これにより、ワイヤの端部が貫通孔の径より大きくなるので、従来の貫通電極に比べて、ワイヤと半導体基板を圧着して接続するときに接続面積が大きくなり接続しやすくなる。
上記製造方法においては、上記接続工程は、熱、超音波、電磁波、および圧力の少なくとも1つの方法を用いること好ましい。上記接続工程が熱、超音波、電磁波、および圧力の少なくとも1つの方法を用いるので、ワイヤおよび接着用樹脂を同時に溶融することができる。よって、半導体装置の製造時の工程を簡略化することができる。
上記製造方法においては、上記接続工程は、ワイヤを貫通孔に挿入した後、ワイヤ端子を形成することが好ましい。上記構成によれば、ワイヤを第1の半導体基板に形成された貫通孔に挿入して、第2の端子部の大きさに対応したワイヤ端子を形成するので、ワイヤと第1の端子部を接続するときに、ワイヤが貫通孔より抜けることがなくなる。続けて、ワイヤ端子と第2の端子部とを接続するときにも同様に、ワイヤが貫通孔より抜け落ちないので、安定して接続を行なうことができる。
本発明に係る半導体装置およびその製造方法は、以上のように、第1の半導体基板に形成された貫通孔に、ワイヤを挿入して、該ワイヤを介して、第1の半導体基板と第2の半導体基板を接続する。従って、従来に比べて、第1の半導体基板の下面を研削する際に、金属による半導体基板の汚染を防止できる。さらに工程を簡略化できるという効果を奏する。
本発明の一実施形態について図1ないし図2に基づいて説明すると以下の通りである。
図1は、本実施形態に係る半導体装置を示している。図1に示すように、本実施形態の半導体装置は、第1の半導体基板(第1の半導体チップ)11および第2の半導体基板(第2の半導体チップ)12を備えており、第2の半導体基板12上に、第1の半導体基板11が積層された構造である。以下では、第1の半導体基板11側(第1の半導体装置11が積層される側)を上側、第2の半導体基板12側を下側として説明する。
〔第1の半導体基板〕
まず、第1の半導体基板11の構造について説明する。
まず、第1の半導体基板11の構造について説明する。
第1の半導体基板11は、シリコン基板1と、第1の絶縁膜5と、第2の絶縁膜14と、素子形成部17とを備えている。
シリコン基板1はシリコンウエハから作成され、電極18を備えている。さらに、シリコン基板1の上面に、素子形成部17が形成されている。素子形成部17は、素子部2と、第1の基板配線露出部(第1の端子部)3と、基板配線15と、コンタクトホール16とを備えている。なお、素子部2は、例えばトランジスタまたは抵抗であり、ここでは素子部2がトランジスタである場合について説明する。このとき、第1の半導体基板11の上面に露出する、第1の基板配線露出部(第1の端子部)3は、コンタクトホール16と電極18と図示しない配線とを介して、素子部2と電気的に接続されている。さらに、素子部2は、図示しない配線と、電極18と、コンタクトホール16とを介して、基板配線15と接続されている。
さらに、第1の半導体基板11において、シリコン基板1の下面(素子形成部17が形成されていない面)には第2の絶縁膜14が形成されている。なお、第2の絶縁膜14の材質としては、例えば、窒化ケイ素(SiN)や二酸化ケイ素(SiO2)等を使用できる。このように、第2の絶縁膜14が形成されているので、シリコン基板1の短絡を防止することができる。
さらに、第1の半導体基板11には、第1の半導体基板11の上側から下側にかけて、すなわち素子形成部17から第2の絶縁膜14にかけて、貫通孔4が形成されている。なお、貫通孔4の径は、例えば10μm〜100μmとすることができる。
上記貫通孔4には、ワイヤ7が挿入されている。上記ワイヤ7を介して、第1の半導体基板11と第2の半導体基板12とを電気的に接続することができる。ここで、ワイヤ7の径は、貫通孔4の径に対応させて適宜変更可能で、貫通孔4の径よりも小さくすれば良く、例えば10〜50μmの径のワイヤ7を使用できる。なお、ワイヤ7としては、特に限定されるものではないが、炭素(C)、銅(Cu)、アルミニウム(Al)、金(Au)を少なくとも1つ含む導電性材料からなる。すなわち、ワイヤ7として導電性ワイヤを使用することができる。
上記貫通孔4の形成部に第1の絶縁膜5が形成されている。第1の絶縁膜5を形成することによって、貫通孔4にワイヤ7を挿入する際(配線時)に、ワイヤ7によって第1の半導体基板11が短絡することを防止できる。なお、第1の絶縁膜5としては、テトラエトキシシラン(TEOS:Tetraethoxy silane)膜からなり、ワイヤ7によって第1の半導体基板11が短絡しなければ良く、特に限定されるものではない。また、第1の絶縁膜5の材質は、第2の絶縁膜14の材質と同じであってもよい。また、第1の絶縁膜5の厚さは、例えば約100nmである。
〔第2の半導体基板〕
続いて、第2の半導体基板12の構造について説明する。
続いて、第2の半導体基板12の構造について説明する。
第2の半導体基板12は、シリコン基板1と、第2の絶縁膜14と、素子形成部17とを備えている。
シリコン基板1はシリコンウエハから作成され、電極18を備えている。さらに、シリコン基板1の上面に、素子形成部17が形成されている。素子形成部17は、素子部2と、第2の基板配線露出部(第2の端子部)10と、基板配線15と、コンタクトホール16とを備えている。なお、素子部2は、例えばトランジスタまたは抵抗であり、ここでは素子部2がトランジスタである場合を説明する。このとき、第2の半導体基板12の上面に露出する、第2の基板配線露出部(第2の端子部)10は、コンタクトホール16と電極18と図示しない配線とを介して、素子部2と電気的に接続されている。さらに、素子部2は、図示しない配線と、電極18と、コンタクトホール16とを介して基板配線15と接続されている。
さらに、第2の半導体基板12において、シリコン基板1の下面(素子形成部17が形成されていない面)には第2の絶縁膜14が形成されている。なお、第2の絶縁膜14の材質としては、例えば、窒化ケイ素(SiN)や二酸化ケイ素(SiO2)等を使用できる。なお、第2の半導体基板12が、第1の半導体装置11と異なるのは、第1の絶縁層5を備えていないこと、および第1の基板配線露出部(第1の端子部)3の替わりに、第2の基板配線露出部(第2の端子部)10を備えていることである。
〔半導体装置〕
続いて、半導体装置の構造について説明する。
続いて、半導体装置の構造について説明する。
第1の半導体基板11は、第2の半導体基板12の上に、接着用樹脂13を介して積層されている。この構成では、第1の半導体基板11の貫通孔4の直下に、第2の半導体基板12の第2の基板配線露出部10が配置されている。なお、接着用樹脂13としては、特に限定されないが、例えば、レジン(樹脂)、またはフラックス等を使用できる。
さらに、第1の半導体基板11、および第2の半導体基板12は、貫通孔4に挿入されたワイヤ7を介して、ワイヤボンディング方式によって電気的に接続されている。
具体的には、第1の半導体基板11の第1の基板配線露出部3は、貫通孔4の上側より露出したワイヤ7と接続されている。ここで、第1の基板配線露出部3と接続しているワイヤ7の端部には、接合部9が形成されている。一方、第2の半導体基板12の第2の基板配線露出部10は、貫通孔4の下側より露出したワイヤ7と接続されている。すなわちワイヤ7は、第1の半導体基板11と第2の半導体基板12とを接続する導電性ワイヤ配線である。ここで、第2の基板配線露出部10と接続しているワイヤ7の端部には、ワイヤ7の径よりも大きく、かつ貫通孔4の径よりも大きなワイヤボール(ワイヤ端子)8が形成されており、ワイヤボール8は圧着されて球状から少し押しつぶされた形状になっている。
ここで、ワイヤ7の径または貫通孔4の径より大きなワイヤボール8をワイヤ7の端部に形成すれば、ワイヤ7が細い場合でも、第2の基板配線露出部10とワイヤ7との接続面積を十分に確保することができる。すなわち、従来のめっき液を貫通孔に充填した貫通電極では、貫通孔と同じ大きさの接続面積または貫通孔4よりも小さな接続面積しか得られなかった。そこで、貫通電極に基板配線露出部を接続する際、接続面積を大きくするためには、貫通電極径を大きくするか、あるいは貫通電極表面に新たに径の大きな金属バンプ等を作成しなければならない。本発明では、ワイヤ7の端部にワイヤ7の径または貫通孔4の径よりも大きなワイヤボール8を形成することで、ワイヤ7と第2の基板配線露出部10との接続面積を十分に確保することができ、接続時の信頼性が向上する。なお、ワイヤボール8の大きさは、接続する端子の面積によって、適宜変更可能である。
また、第1の基板配線露出部3とワイヤ7とが接続されている接合部9には、ワイヤボール8が形成されていないが、接合部9の代わりに、ワイヤボール8を形成して接続してもよい。ワイヤボール8が形成された場合は、接続時の信頼性が向上することになる。一方、ワイヤボール8が形成されない場合には、ワイヤボール8の厚みがない分だけ半導体装置の高さ(厚さ)を小さく(低く)抑えることができる。また、ワイヤボール8を形成する場合に比べ、製造工程を簡略化することができる。
上記の通り、第1の半導体基板11の貫通孔4の直下に、第2の基板配線露出部10が配置されている。つまり、第1の半導体基板11に形成された貫通孔の延長線上に、第2の基板配線露出部10が配置されている。これにより、第1の半導体基板11と第2の半導体基板12とを接続するワイヤ7の長さを短くすることが可能となり、半導体装置の応答速度が速くなるという効果を奏する。また、余分なワイヤ7が第1の半導体基板11と第2の半導体基板12との間にないので、第1の半導体基板11を第2の半導体基板12に実装するときに、圧着されてワイヤ7が切断されることを防止できる。また、接着用樹脂13を溶融させて第1の半導体基板11と第2の半導体基板12とを固定する場合には、余分なワイヤ7があると、接着用樹脂13の溶融と共にワイヤ7も溶融されてワイヤ7が切断される虞がある。上記の構成では、余分なワイヤ7がないので、ワイヤ7が切断される虞を考慮することは不要となる。さらに、余分なワイヤ7がないので、貫通孔から露出するワイヤの長さが短く、半導体装置の高さ(厚さ)を小さく(低く)抑えることができる。なお、第2の基板配線露出部10は、貫通孔4の延長線上に配置されていてもよく、また、貫通孔4の延長線上付近に配置されていてもよい。
また、貫通孔4にワイヤ7が挿入されているので、ワイヤ7が第1の半導体基板11と第2の半導体基板12との外部に露出されている部分が減少する。従って、不慮の外力によって、ワイヤ7が切断される虞が減少することになる。さらに、ワイヤボール8が第1の半導体基板11と第2の半導体基板12との外部に露出しないため、不慮の外力によって、ワイヤボール8が損傷を受けることが減少する。従って、ワイヤボール8を樹脂で保護することが不要になる。
さらに、この構成では、第1の半導体基板11と第2の半導体基板12との間には接着用樹脂13が存在するので、第1の半導体基板11と第2の半導体基板12との間にあるワイヤボール8を不慮の外力から保護することができる。
さらに、第1の半導体基板7の上部を樹脂で被覆しても良い。これによると、第1の半導体基板11上に露出されたワイヤ7を衝撃から保護することができるので、ワイヤ7が切断することを防止し、かつワイヤ7と第1の基板配線露出部3との接続部分、つまり接合部9を保護することができる。防湿が必要な場合に、上記構成は特に有効である。
さらに、ワイヤ7によって、第1の半導体基板11と第2の半導体基板12とが接続されているので、ワイヤ7の長さを調整することによって、第1および第2の基板配線露出部3・10の位置に関わらず、貫通孔4の位置を適宜決定することができる。従って、貫通孔4の位置に関わらず、第1および第2の半導体基板11・12を積層することができる。すなわち、第1の半導体基板11、および第2の半導体装置12は、所望の半導体装置に応じて設計することができる。そして、貫通孔4、第1および第2の基板配線露出部3・10も同様に適宜設計することができる。
また、第2の絶縁膜14が第1の半導体基板11の下側に形成されていることで、第2の半導体基板12の上に第1の半導体基板11を実装する際に、第1の半導体基板11と第2の半導体基板12が短絡することを防止して、さらに第1の半導体基板11の下側を保護することができる。さらに、接着用樹脂13として絶縁性の接着剤を利用することで、第1の半導体基板11の短絡を防止することができる。従って、第1の半導体基板11に第2の絶縁膜14を形成しなくてもよいという効果を奏する。
〔製造方法〕
次に、上記半導体装置の製造方法を説明する。図2(a)〜(e)は、本発明の半導体装置の製造工程を示す断面図である。図2(a)〜(e)に示すように、本発明の半導体装置の製造工程は、第1の半導体基板11に貫通孔4を形成する貫通工程と、上記貫通孔4にワイヤ7を挿入する挿入工程と、上記ワイヤ7の一端をワイヤボール(ワイヤ端子)8としてボール状に形成するワイヤ端子化工程と、上記ワイヤ7の他端を上記第1の半導体基板11に接続する第1の接続工程と、第1の半導体基板11の下に、第2の半導体基板12を固定し、上記ワイヤボール8を第2の半導体基板12に接続する第2の接続工程とを有している。以下、各工程について詳細に説明する。
次に、上記半導体装置の製造方法を説明する。図2(a)〜(e)は、本発明の半導体装置の製造工程を示す断面図である。図2(a)〜(e)に示すように、本発明の半導体装置の製造工程は、第1の半導体基板11に貫通孔4を形成する貫通工程と、上記貫通孔4にワイヤ7を挿入する挿入工程と、上記ワイヤ7の一端をワイヤボール(ワイヤ端子)8としてボール状に形成するワイヤ端子化工程と、上記ワイヤ7の他端を上記第1の半導体基板11に接続する第1の接続工程と、第1の半導体基板11の下に、第2の半導体基板12を固定し、上記ワイヤボール8を第2の半導体基板12に接続する第2の接続工程とを有している。以下、各工程について詳細に説明する。
まず、貫通工程について説明する。図2(a)に示すように、公知の方法により、シリコン基板1上に、素子形成部17と第2の絶縁膜14が形成されている第1の半導体基板11を用意する。
ここで、第1の半導体基板11の上側から下側にかけて、孔径10μm〜100μmの貫通孔4を形成する。続いて、貫通孔4の形成部に、膜厚約100nmの第1の絶縁膜5を形成する。詳しくは、CVD法、またはHDP(High Density Plasma)を用いたCVD法等によって、貫通孔4の形成部に第1の絶縁膜5を堆積する。ここで、第1の絶縁膜5を形成することによって、貫通孔4にワイヤ7を挿入する際(配線時)に、ワイヤ7が第1の半導体基板11を短絡させることを防止できる。なお、ワイヤ7を挿入する工程については後述する。また、第1の絶縁膜5として、例えばTEOS膜を使用できる。なお、貫通孔4を形成してから、第1の半導体基板11の裏面側(下側)より、第1の絶縁膜5と、第1の半導体基板11の下面の第2の絶縁膜14とを同時に形成しても良い。この場合、別々に絶縁膜を形成しないので、工程を簡略化できる。
次に、挿入工程について説明する。図2(b)に示すように、第1の半導体基板11を吸着ステージ6に吸着させる。なお、吸着ステージ6は、第1の半導体基板11を吸着させたときに、貫通孔4が接触しないように加工されており、第1の半導体基板11を固定して、以下の工程を進めていく支持体である。続いて、貫通孔4の径より小さい径、例えば10〜50μmの径を有するワイヤ7を、第1の半導体基板11の上側から貫通孔4に挿入する。このとき、貫通孔4の径(α)の4〜6倍程度の長さ分、ワイヤ7を第1の半導体基板11の下側から露出させる。
なお、露出するワイヤ7の長さ(β)は、次の端子化工程で形成するワイヤボール8の大きさによって決定される。また、ワイヤ7を挿入するときは、貫通孔4の上側または下側のどちらから挿入しても良い。
次に、端子形成工程について説明する。図2(c)に示すように、レーザー熱によるボール形成方法によって、第1の半導体基板11の貫通孔4の下側から露出したワイヤ7の先端部に、貫通孔4より大きなワイヤボール(ワイヤ端子)8を形成する。なお、貫通孔より露出するワイヤ7の長さ(β)を変更することよって、形成するワイヤボール8の大きさを適宜変更することができる。なお、ここでワイヤボール8形成方法は、レーザー熱を用いた方法に特に限られず、加熱、超音波照射、電磁波照射、および加圧の少なくとも1つの方法を用いて行っても良い。
なお、本実施の形態では、ワイヤ7の一端にだけワイヤボール8を形成したが、ワイヤ7の両端に形成してもよい。
次に、第1の接続工程について説明する。図2(d)に示すように、第1の半導体基板11の貫通孔4の上側に露出したワイヤ7を第1の基板配線露出部3に接続する。このとき、一般的な超音波併用熱圧着方式により、例えば、超音波の振動数63kHz、温度260℃、および圧着量20gにより、ワイヤを溶融して接合部9を形成して、第1の基板側配線露出部3に接続する。
ここでは、ワイヤ7を第1の基板配線露出部3に接続する方法に関して、超音波併用熱圧着方式を利用した接続方法について説明しているが、加熱、超音波照射、電磁波照射、および加圧の少なくとも1つの方法を用いて行っても良い。なお、上述したとおり、ワイヤ端子化工程で、第1の半導体基板11の上面に露出するワイヤ7の端部にワイヤボール8を形成してから、超音波併用熱圧着方式によって、ワイヤボール8を第1の基板配線露出部3に接続しても良い。このとき、予め貫通孔4よりも大きなワイヤボール8を形成してから、第1の基板配線露出部3に接続することで、接続の信頼性が向上する。一方、ワイヤボール8を形成しないで接続すると、ワイヤボール8の厚さ分だけ、半導体装置の高さ(厚さ)を低く(薄く)することができる。
続いて、第2の接続工程について説明する。図2(e)に示すように、第2の半導体基板12の表面(上面)に接着用樹脂13を塗布し、第2の半導体基板12の上に第1の半導体基板11を実装する。
実装の際、貫通孔4の直下に、第2の基板配線露出部10が配置されるように、第1の半導体基板11と第2の半導体基板12とを位置合わせする。続いて、第1の半導体基板11の貫通孔4より露出したワイヤボール8を、第2の基板配線露出部10に接触するように、第1の半導体基板11と第2の半導体基板12とを接近させる。そして、一般的な超音波併用熱圧着方式により、例えば、超音波の振動数63kHz、温度260℃、および圧着量20gにより、ワイヤボール8を溶融させて第2の基板配線露出部10に接続する。
なお、第1および第2の半導体基板11・12を固定する接着用樹脂13として、レジン(樹脂)またはフラックスを使用することができるが、接着用樹脂13として特に限定されるわけではなく、第1の半導体基板11を第2の半導体基板12に固定できる材料からなれば良い。
さらに、ワイヤボール8と第2の基板配線露出部10を接続する方法に関して、超音波併用熱圧着方式を利用した接続方法について説明しているが、加熱、超音波照射、電磁波照射、および加圧の少なくとも1つの方法を用いて行っても良い。
また、ワイヤボール8を第2の基板配線露出部10に接続するときに、第1の半導体基板11と第2の半導体基板12との間の接着用樹脂13を溶融させて、第1の半導体基板11を第2の半導体基板12に固定してもよい。このとき、ワイヤボール8と接着用樹脂13の溶融を同時に行なうので、工程が簡略化できる。
なお、本実施の形態では、第2の接続工程の前に挿入工程を行っているが、ワイヤボール8を第2の基板配線露出部10に接続してから、ワイヤ7を第1の半導体基板11の貫通孔4に挿入してもよく、続いて、第2の半導体基板12に第1の半導体基板11を積層してもよい。最後に、第1の半導体基板11の第1の基板配線露出部3と、貫通孔4の上部から露出するワイヤ7と接続しても良い。すなわち、貫通孔4に第1の絶縁膜5が形成された後は、工程の順番を適宜変更することができる。
なお、本実施の形態では、貫通孔4の下側より露出するワイヤ7の長さ(β)は、貫通孔の径(α)の4倍〜6倍とした。この構成では、ワイヤボール8形成時に、貫通孔4の下側より露出するワイヤ7の長さ(β)が、貫通孔4の径(α)の4倍未満である場合、小さなワイヤボール8しか形成できないため、ワイヤボール8を第2の配線基板露出部10に接続するときの非抵抗が増加する。さらに、貫通孔4の下側より露出するワイヤ7の長さ(β)が、貫通孔4の径の6倍以上である場合では、大きなワイヤボール8が形成されるが、第1および第2の半導体基板11・12間におけるワイヤボール8の占有領域が大きく、第1および第2の半導体基板11・12は高密着性を有するように実装することができない。
以上のように、本実施形態の半導体装置は、めっき法を利用して作成された貫通電極の代わりに、貫通孔に挿入されたワイヤ7によって、半導体基板11・12同士を接続するので、第1の半導体基板11の厚さ(高さ)が大きく、かつ貫通孔4が細い場合でも、従来のように貫通電極がボイド(空洞)によって電気的に切断されることが無い。よって、さまざまな厚さの半導体基板に対応できる。さらにワイヤ7の長さを変えることで、ワイヤ7と第1および第2の基板配線露出部3・10との接続位置を調整することができる。すなわち、さまざまな半導体基板に対応でき、実装する配置を任意に決定できる。なお、貫通孔4の直下にワイヤボール8を形成して、第2の基板配線露出部10に接続する方が、ワイヤ7が外部に露出する部分を少なくすることができるのでより好ましい。
また、貫通孔4、ワイヤ7および第1および第2の基板配線露出部3・10は、任意の数だけ、設けることができる。さらに、第2の半導体基板12にも貫通孔4を設けることができ、第2の半導体基板12の下側に、さらに他の半導体基板を設け、貫通孔4に挿入されたワイヤを介して電気的に接続することができる。すなわち、貫通孔4を複数の半導体基板に設け、ワイヤ7を挿入して、ワイヤ7を介して電気的に接続して、複数の半導体基板を実装することが可能となり、マルチチップ半導体装置を形成することができる。従って、半導体基板を2層以上積層する必要があるデバイスに対応する事ができる。例えば、2層以上積層された半導体基板に、貫通孔4を形成し、ワイヤ7を挿入することが可能であり、積層された最上部の半導体基板と、最下部の半導体基板とをワイヤ7で接続することも可能である。
また、実施形態に示す数値は本発明の一実施例であり、本発明はこれに限定されるものではない。また、本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
本発明に係る半導体装置は、第1の半導体基板に設けられた貫通孔に挿入されたワイヤにより、第1の半導体基板と第2の半導体基板とが接続された構成である。このため、従来の貫通電極を形成するときの金属汚染が発生せず、さらに複雑な工程を必要としない。それゆえ、集積度の高い回路を形成するマルチチップ半導体装置に適用できる。
1 シリコン基板
2 素子部
3 第1の基板配線露出部(第1の端子部)
4 貫通孔
5 第1の絶縁膜
6 吸着ステージ
7 ワイヤ
8 ワイヤボール(ワイヤ端子)
9 接合部
10 第2の基板配線露出部(第2の端子部)
11 第1の半導体基板(第1の半導体チップ)
12 第2の半導体基板(第2の半導体チップ)
13 接着用樹脂
14 第2の絶縁膜
15 基板配線
16 コンタクトホール
17 素子形成部
18 電極
α 貫通孔径
β 貫通孔より露出したワイヤの長さ
γ ワイヤ径
2 素子部
3 第1の基板配線露出部(第1の端子部)
4 貫通孔
5 第1の絶縁膜
6 吸着ステージ
7 ワイヤ
8 ワイヤボール(ワイヤ端子)
9 接合部
10 第2の基板配線露出部(第2の端子部)
11 第1の半導体基板(第1の半導体チップ)
12 第2の半導体基板(第2の半導体チップ)
13 接着用樹脂
14 第2の絶縁膜
15 基板配線
16 コンタクトホール
17 素子形成部
18 電極
α 貫通孔径
β 貫通孔より露出したワイヤの長さ
γ ワイヤ径
Claims (11)
- 第1の端子部を有する第1の半導体基板が、第2の端子部を有する第2の半導体基板に積層されており、
上記第1の半導体基板に貫通孔が形成されており、
上記貫通孔に挿入されたワイヤを介して、第1の端子部と第2の端子部とが電気的に接続されていることを特徴とする半導体装置。 - 上記ワイヤの少なくとも一端は、ワイヤ径より大きくなっていることを特徴とする請求項1に記載の半導体装置。
- 上記ワイヤの少なくとも一端は、上記貫通孔径より大きくなっていることを特徴とする請求項1に記載の半導体装置。
- 上記ワイヤは、C、Cu、Al、およびAuの少なくとも1つを含む導電性材料からなることを特徴とする請求項1に記載の半導体装置。
- 上記貫通孔の延長線上に第2の端子部が配置されていることを特徴とする請求項1に記載の半導体装置。
- 上記貫通孔の形成部に絶縁膜が形成されていることを特徴とする請求項1に記載の半導体装置。
- 第1の半導体基板と第2の半導体装置とは、接着用樹脂を介して積層されていることを特徴とする請求項1に記載の半導体装置。
- 第1の端子部を有する第1の半導体基板が、第2の端子部を有する第2の半導体基板に積層された半導体装置の製造方法であって、
第1の半導体基板に貫通孔を形成する貫通工程と、
上記貫通孔にワイヤを挿入して、上記ワイヤを介して第1の端子部と第2の端子部とを電気的に接続する接続工程とを含むことを特徴とする半導体装置の製造方法。 - 上記接続工程は、貫通孔径より大きいワイヤ端子を形成するワイヤ端子化工程を含むことを特徴とする請求項8に記載の半導体装置の製造方法。
- 上記接続工程は、加熱、超音波照射、電磁波照射、および加圧の少なくとも1つの方法を用いることを特徴とする請求項8または9に記載の半導体装置の製造方法。
- 上記接続工程は、ワイヤを貫通孔に挿入した後、ワイヤ端子を形成することを特徴とする請求項8に記載の半導体装置の製造方法。
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Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008536311A (ja) * | 2005-04-08 | 2008-09-04 | マイクロン テクノロジー, インク. | スルーワイヤ相互連結による半導体構成要素製造方法及びシステム |
US8120167B2 (en) | 2006-04-24 | 2012-02-21 | Micron Technology, Inc. | System with semiconductor components having encapsulated through wire interconnects (TWI) |
US8546931B2 (en) | 2005-05-19 | 2013-10-01 | Micron Technology, Inc. | Stacked semiconductor components having conductive interconnects |
JP2015511767A (ja) * | 2012-03-01 | 2015-04-20 | コーニンクレッカ フィリップス エヌ ヴェ | 電子回路装置及びその製造方法 |
US9013044B2 (en) | 2005-12-07 | 2015-04-21 | Micron Technology, Inc. | Through wire interconnect (TWI) for semiconductor components having wire in via and bonded connection with substrate contact |
KR20150053448A (ko) * | 2013-11-08 | 2015-05-18 | 에스케이하이닉스 주식회사 | 반도체 패키지용 기판 및 이를 이용한 반도체 패키지 |
JP2015179084A (ja) * | 2014-03-18 | 2015-10-08 | メトラー−トレド アクチェンゲゼルシャフト | 熱分析センサおよびその製造方法 |
WO2016147504A1 (ja) * | 2015-03-18 | 2016-09-22 | 浜松ホトニクス株式会社 | 光検出装置 |
-
2005
- 2005-03-09 JP JP2005066335A patent/JP2006253330A/ja active Pending
Cited By (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7919846B2 (en) | 2005-04-08 | 2011-04-05 | Micron Technology, Inc. | Stacked semiconductor component having through wire interconnect |
US8053909B2 (en) | 2005-04-08 | 2011-11-08 | Micron Technology, Inc. | Semiconductor component having through wire interconnect with compressed bump |
JP4936078B2 (ja) * | 2005-04-08 | 2012-05-23 | マイクロン テクノロジー, インク. | スルーワイヤ相互連結による半導体構成要素製造方法及びシステム |
JP2008536311A (ja) * | 2005-04-08 | 2008-09-04 | マイクロン テクノロジー, インク. | スルーワイヤ相互連結による半導体構成要素製造方法及びシステム |
US8546931B2 (en) | 2005-05-19 | 2013-10-01 | Micron Technology, Inc. | Stacked semiconductor components having conductive interconnects |
US9013044B2 (en) | 2005-12-07 | 2015-04-21 | Micron Technology, Inc. | Through wire interconnect (TWI) for semiconductor components having wire in via and bonded connection with substrate contact |
US9018751B2 (en) | 2006-04-24 | 2015-04-28 | Micron Technology, Inc. | Semiconductor module system having encapsulated through wire interconnect (TWI) |
US8120167B2 (en) | 2006-04-24 | 2012-02-21 | Micron Technology, Inc. | System with semiconductor components having encapsulated through wire interconnects (TWI) |
US8217510B2 (en) | 2006-04-24 | 2012-07-10 | Micron Technology, Inc. | Semiconductor module system having stacked components with encapsulated through wire interconnects (TWI) |
US8404523B2 (en) | 2006-04-24 | 2013-03-26 | Micron Technoloy, Inc. | Method for fabricating stacked semiconductor system with encapsulated through wire interconnects (TWI) |
US8581387B1 (en) | 2006-04-24 | 2013-11-12 | Micron Technology, Inc. | Through wire interconnect (TWI) having bonded connection and encapsulating polymer layer |
US8741667B2 (en) | 2006-04-24 | 2014-06-03 | Micron Technology, Inc. | Method for fabricating a through wire interconnect (TWI) on a semiconductor substrate having a bonded connection and an encapsulating polymer layer |
JP2015511767A (ja) * | 2012-03-01 | 2015-04-20 | コーニンクレッカ フィリップス エヌ ヴェ | 電子回路装置及びその製造方法 |
KR20150053448A (ko) * | 2013-11-08 | 2015-05-18 | 에스케이하이닉스 주식회사 | 반도체 패키지용 기판 및 이를 이용한 반도체 패키지 |
KR102113335B1 (ko) * | 2013-11-08 | 2020-05-20 | 에스케이하이닉스 주식회사 | 반도체 패키지용 기판 및 이를 이용한 반도체 패키지 |
JP2015179084A (ja) * | 2014-03-18 | 2015-10-08 | メトラー−トレド アクチェンゲゼルシャフト | 熱分析センサおよびその製造方法 |
WO2016147504A1 (ja) * | 2015-03-18 | 2016-09-22 | 浜松ホトニクス株式会社 | 光検出装置 |
JP2016174129A (ja) * | 2015-03-18 | 2016-09-29 | 浜松ホトニクス株式会社 | 光検出装置 |
CN107408563A (zh) * | 2015-03-18 | 2017-11-28 | 浜松光子学株式会社 | 光检测装置 |
US10224437B2 (en) | 2015-03-18 | 2019-03-05 | Hamamatsu Photonics K.K. | Light detection device |
CN107408563B (zh) * | 2015-03-18 | 2021-03-12 | 浜松光子学株式会社 | 光检测装置 |
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