JP2004014657A - 半導体チップおよびその製造方法、ならびに三次元積層半導体装置 - Google Patents
半導体チップおよびその製造方法、ならびに三次元積層半導体装置 Download PDFInfo
- Publication number
- JP2004014657A JP2004014657A JP2002163759A JP2002163759A JP2004014657A JP 2004014657 A JP2004014657 A JP 2004014657A JP 2002163759 A JP2002163759 A JP 2002163759A JP 2002163759 A JP2002163759 A JP 2002163759A JP 2004014657 A JP2004014657 A JP 2004014657A
- Authority
- JP
- Japan
- Prior art keywords
- main surface
- forming
- diameter
- small
- semiconductor chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
- H01L2224/06181—On opposite sides of the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
Abstract
【課題】デバイスの集積度が高く、バンプとの固着強度が高く、熱応力ストレスに対する高い信頼性が得られる半導体チップおよびその製造方法、ならびに三次元積層半導体装置を提供する。
【解決手段】シリコン基板２の上面のデバイス領域３の外側に、径小部５ａと径大部５ｂを有する断面凸型構造の導電体プラグ５をシリコン基板２を貫通するように埋め込み、シリコン基板２の下面に露呈した導電体プラグ５の径大部５ｂをバリアメタル１０を介してバンプ１１に固着する。また、シリコン基板２上面に金属配線６、７と層間絶縁膜８を交互に堆積した多層配線層９の上部にパッド２０を設け、導電体プラグ５の径大部５ｂの端面とパッド２０とのいずれか一方にバンプ１１を固着する
【選択図】 図１
【解決手段】シリコン基板２の上面のデバイス領域３の外側に、径小部５ａと径大部５ｂを有する断面凸型構造の導電体プラグ５をシリコン基板２を貫通するように埋め込み、シリコン基板２の下面に露呈した導電体プラグ５の径大部５ｂをバリアメタル１０を介してバンプ１１に固着する。また、シリコン基板２上面に金属配線６、７と層間絶縁膜８を交互に堆積した多層配線層９の上部にパッド２０を設け、導電体プラグ５の径大部５ｂの端面とパッド２０とのいずれか一方にバンプ１１を固着する
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、複数の半導体チップを積層して一つのパッケージに納める三次元積層半導体装置に用いるに適した半導体チップおよびその製造方法、ならびに三次元積層半導体装置に関する。
【０００２】
【従来の技術】
年々大規模化するシステムＬＳＩを実現する技術の一つとして、複数の半導体チップを一つのパッケージに納めるＳｉＰ（Ｓｙｓｔｅｍ−ｉｎ−Ｐａｃｋａｇｅ）技術がある。その中でも高密度ＳｉＰを代表する例が、複数の半導体チップを積層する三次元積層半導体装置である。
【０００３】
この種の三次元積層半導体装置は、一般に、図１０に示すような構造となっている。すなわち、各半導体チップ１０１は、シリコン基板１０２上面下に形成されたデバイス領域１０３と、シリコン基板１０２のデバイス領域１０３の外側に設けられ、シリコン基板１０２とは絶縁膜１０４で絶縁されてシリコン基板１０２を上下に貫通する一様の径を持った導電体プラグ１０５と、導電体プラグ１０５に固着されたバンプ１１１と、シリコン基板１０２上面に金属配線層と層間絶縁膜層が交互に堆積されてなる多層配線層１０９と、この多層配線層１０９上部に設けられ、金属配線を介してデバイス領域１０３および導電体プラグ１０５と電気的接続されたパッド１２０とを有する構造となっている。
【０００４】
そして、複数の上記半導体チップ１０１１、１０１２、１０１３が回路配線基板１１８上に順次積層され、回路配線基板１１８のパッド１３０と半導体チップ１０１１のバンプ１１１、ならびに半導体チップ１０１１、１０１２の各パッド１２０と半導体チップ１０１２、１０１３の各バンプ１１１とが固着され、回路配線基板１１８の配線と各半導体チップ１０１１、１０１２、１０１３とが導電体プラグ１０５を介して互いに電気的に接続して三次元積層半導体装置を構成している。（例えば、特開平１０−２２３８３３号公報、特開２０００−２７７６８９号公報、特開２０００−４９２７７号公報参照。）
しかしながら、上記従来の半導体チップおよび三次元積層半導体装置では、次のような問題がある。
【０００５】
すなわち、導電体プラグ１０５は、一様の径に形成され、しかもデバイス領域１０３への電流供給量の観点から導電体プラグ１０５の径は、バンプの径の数分の一程度に小さくなっている。このような小さな径の導電体プラグ１０５に対して大きな径のバンプ１１１を固着してなる場合、導電体プラグ１０５とバンプ１１１との固着部の強度が弱く、半導体チップ１０１１のバンプ１１１と回路配線基板１１８の配線との接続時のリフローの熱衝撃や温度サイクル試験等での熱応力集中によりバンプ１１１が疲労破断を起こす可能性が高くなる。
【０００６】
これは、熱膨張係数が回路配線基板１１８と最下層の半導体チップ１０１１との間では２倍以上の差があるためで、特に回路配線基板１１８と最下層半導体チップ１０１１間のバンプにおける疲労破断が顕著に発生する。
【０００７】
図１１は、熱応力集中によりバンプが疲労破断を起こした状態を模式的に示した断面図である。図１１に示すように、シリコン基板１０２の熱膨張係数は約３×１０−６／°Ｃで、一方、回路配線基板１１８がＡｌ２Ｏ３（アルミナ）のセラミックスの場合には、その熱膨張係数は約７×１０−６／°Ｃであり、このようにシリコン基板１０２と回路配線基板１１８の熱膨張係数に大きな差があるため、この三次元積層半導体装置を高温に曝した場合、シリコン基板１０２と回路配線基板１１８の熱膨張力に大きな差が生じる。
【０００８】
この熱膨張力の差がシリコン基板１０２と回路配線基板１１８の間に位置するバンプ１１１に熱応力として加わる。特に導電体プラグ１０５の径が小さい場合、導電体プラグ１０５との固着部分のバンプ１１１の上端に大きなストレスが加わり、最悪の場合バンプ１１１に破断を生じ、三次元積層半導体装置の信頼性を損ねる。
【０００９】
この問題の解決のためには、導電体プラグの径をバンプの径に合わせればよいが、シリコン基板上面の導電体プラグの径が必要以上に大きくなり、シリコン基板上面のデバイスを形成するためのデバイス領域の面積が減少し、デバイスの集積度の低下を招来することになる。
【００１０】
この問題を解決するための三次元積層半導体装置が、特許第３１８６９４１号公報に開示されている。この三次元積層半導体装置を図１２に示す。
【００１１】
この三次元積層半導体装置では、半導体チップ２０１１，２０１２は、シリコン基板２０２の下面から上面に向かうに従って、次第に孔径が小さくなるようにテーパ状の貫通孔を設け、この貫通孔内に導電材料を充填することにより、シリコン基板２０２下面側の端部径がシリコン基板２０２上面側の端部径より大きくなるよう導電プラグ２０５を形成した上でシリコン基板２０２下面にバンプ２１１を設けてなる。なお、図中、２０４は絶縁膜、２０９は多層配線層、２２０は多層配線層２０９上部に設けられたパッドである。
【００１２】
そして、回路配線基板２１８上に複数の半導体チップ２０１１，２０１２を積層し、バンプ２１１とパッド２３０とを固着することにより三次元積層半導体装置を構成したものである。
【００１３】
しかし、このような三次元積層半導体装置においては、次のような問題がある。
【００１４】
第１の問題は、シリコン基板２０２にテーパ状の貫通孔を形成するためにＫＯＨ溶液等による異方性ウェットエッチングが用いられるが、この場合テーパ角が固定のため、シリコン基板の厚みに対して、シリコン基板上面と下面の孔径寸法の比率が固定されるということである。そのためバンプとの固着の信頼性確保のためシリコン基板下面の孔径寸法をある一定以上の寸法とした場合、それにより自動的に上面の孔径寸法が決まってしまう。すなわち上面の孔径寸法を自由にコントロールできないということである。
【００１５】
また、第２の問題は、テーパ角が固定されるため、シリコン基板の厚みの大小により上面の孔径寸法が変化するということである。これを図１３を用いて説明する。
【００１６】
図１３において、厚みｔ１のシリコン基板に下面孔径寸法ａ、テーパ角θで貫通孔を設けたとき、その貫通孔の上面孔径寸法がｂ１となるとすると、同じ下面孔径寸法ａで、厚みｔ１より厚みの薄い厚みｔ２のシリコン基板に貫通孔を設けると上面孔径寸法はｂ２となり、厚みｔ１のシリコン基板の上面孔径寸法がｂ１より大きくなる。従って、貫通孔のシリコン基板上面の孔径は、シリコン基板の厚みに大きく依存する。
【００１７】
つまり、シリコン下面の孔径寸法を一定とした場合、シリコン基板の厚みが薄くなるほどシリコン基板上面の孔径寸法が大きくなり、このためシリコン基板の厚みが薄くなるほど、シリコン上面のデバイス領域の面積が減少し、デバイスの集積度を低下させるということである。
【００１８】
さらに、第３の問題点は、異方性ウェットエッチングをシリコン基板下面から行なうため、シリコン基板上面の開口位置に対する孔あけ位置精度が悪いということである。シリコン基板上面のパターン寸法は１μｍ単位の微細なものであり、それに合わせてシリコン基板上面の開口位置の精度も高いものが要求される。
【００１９】
しかしながら、シリコン基板下面から孔あけする場合、シリコン基板下面からは上面のパターンが見えないため孔あけのためのターゲットが得られない。したがって、シリコン基板下面より異方性エッチングを用いて孔あけを行なった場合、シリコン基板上面の開口位置にばらつきを生じ、開口位置に要求される高い精度を満たすことができない。そのため、シリコン基板上面には、この開口位置のばらつきを許容するだけの開口エリアを確保しなければならない。このことは、やはりシリコン基板上面のデバイス領域の面積を減少させ、デバイスの集積度を低下させるという問題を招来する。
【００２０】
【発明が解決しようとする課題】
上記した従来の技術では、半導体チップにおける導電体プラグとバンプの固着強度が弱く、固着強度を改善しようとするとデバイスの集積度が低下するという問題がある。
【００２１】
また、この半導体チップを積層した三次元積層半導体装置においては、熱応力ストレスに対して、導電体プラグとバンプの固着部の信頼性が低いという問題がある。
【００２２】
そこで、本発明の目的は、デバイスの集積度を低下させることなく、導電体プラグとバンプの固着強度が高い半導体チップを提供することおよびその実現を可能とする半導体チップの製造方法を提供することにある。
【００２３】
また、本発明の他の目的は、熱応力ストレスに対する信頼性の高い三次元積層半導体装置を提供することにある。
【００２４】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体チップは、第１主面及びこの第１主面と反対側に第２主面を有する半導体基板と、前記半導体基板内部に埋設され、径小部と径大部とが連接された凸型構造を有し、前記径小部が前記第１主面側に配置されてその端部が露呈され、前記径大部が第２主面側に配置されてその端部が露呈されてなる導電体プラグと、前記導電体プラグと前記半導体基板とを電気的絶縁する絶縁膜と、前記半導体基板の第１主面上に設けられ、且つ最上層に前記導電体プラグと電気的接続されたパッドを備えた多層配線層と、前記パッドと前記第２主面側の導電体プラグ露呈面とのいずれか一方に固着されたバンプとを具備することを特徴とする。
【００２５】
このような本発明の半導体チップによれば、導電体プラグの径大部の径をバンプの径に合わせて最適化するようにでき、また、導電体プラグの径小部の径をデバイス動作に必要な電流供給量に合わせて最適化するようにできるため、デバイスの集積度を低下させることなく、導電体プラグとバンプの固着強度を十分に保てるようにできる。
【００２６】
また、上記目的を達成するために、本発明の半導体チップの製造方法は、第１主面及びこの第１主面と反対側に第２主面を有する半導体基板に回路素子領域を形成する工程と、前記半導体基板に、径小部と径大部とが連接された凸型構造を有し、且つ前記径小部の端部が第１主面に露呈され、前記径大部の端部が前記第２主面に露呈される貫通孔を形成する工程と、前記貫通孔の壁面に絶縁膜を形成する工程と、前記絶縁膜を形成した貫通孔内に導電体を埋設して、径小部と径大部とが連接された凸型構造を有し、前記径小部の端部が前記第１主面に露呈され、前記径大部の端部が前記第２主面に露呈される導電体プラグを形成する工程と、前記半導体基板の第１主面上に、前記導電体プラグと電気的接続されたパッドを最上層に備えた多層配線層を形成する工程と、前記パッドと前記第２主面側の導電体プラグ露呈面とのいずれか一方にバンプを固着する工程とを具備することを特徴とする。
【００２７】
このような本発明の半導体チップの製造方法によれば、導電体プラグの径大部の径および径小部の径を、それぞれバンプの径およびデバイス動作に必要な電流供給量に合わせて最適化できるため、デバイスの集積度が高く、導電体プラグとバンプとの固着強度の高い半導体チップを簡単に製造できる。
【００２８】
また、上記目的を達成するために、本発明の別の半導体チップの製造方法は、第１主面及びこの第１主面と反対側に第２主面を有する半導体基板の第１主面に回路素子領域を形成する工程と、前記回路素子領域の外側の前記第１主面から半導体基板の途中まで、径小の開口孔を形成する工程と、前記経小の開口孔内壁に絶縁膜を形成する工程と、前記絶縁膜が形成した開口孔内に第１の導電体を埋設する工程と、前記半導体基板の第２主面側から前記径小の開口孔に達する径大の開口孔を形成する工程と、前記径大の開口孔内壁に絶縁膜を形成する工程と、前記絶縁膜を形成した径大の開口孔内に第２の導電体を埋設して導電体プラグを形成する工程と、前記半導体基板の第１主面上に、前記導電体プラグと電気的接続されたパッドを最上層に備えた多層配線層を形成する工程と、前記パッドと前記第２主面側の導電体プラグ露呈面とのいずれか一方にバンプを固着する工程とを具備することを特徴とする。
【００２９】
このような本発明の半導体チップの製造方法によれば、上記の製造方法による効果の他に、導電体プラグの径小部と径大部とを別工程で形成しているので、それぞれ最適な導電体の埋設法を適用できるため、量産性に優れた半導体チップの製造が実現できる。
【００３０】
また、上記目的を達成するために、本発明の更に別の半導体チップの製造方法は、第１主面及びこの第１主面と反対側に第２主面を有する半導体基板の第１主面に回路素子領域を形成する工程と、前記第２主面から半導体基板の途中まで、径大の開口孔を形成する工程と、前記径大の開口孔内壁に絶縁膜を形成する工程と、前記絶縁膜が形成した開口孔内に第２の導電体を埋設する工程と、前記半導体基板の第１主面側から前記径大の開口孔に達する径小の開口孔を形成する工程と、前記径小の開口孔内壁に絶縁膜を形成する工程と、前記絶縁膜を形成した径小の開口孔内に第１の導電体を埋設して導電体プラグを形成する工程と、前記半導体基板の第１主面上に、前記導電体プラグと電気的接続されたパッドを最上層に備えた多層配線層を形成する工程と、前記パッドと前記第２主面側の導電体プラグ露呈面とのいずれか一方にバンプを固着する工程とを具備することを特徴とする。
【００３１】
このような本発明の半導体チップの製造方法によれば、上記の別の製造方法と同様の効果が得られる。
【００３２】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態（以下、実施形態という）を説明する。
【００３３】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体チップの断面図である。
【００３４】
本実施形態の半導体チップ１では、半導体基板、例えばシリコン基板２の表面下にデバイス領域３が形成され、このデバイス領域３の外側のシリコン基板２部分には、シリコン基板２を貫通する導電体プラグ５が埋設され、この導電体プラグ５は、シリコン基板２との間に設けた第１の絶縁膜４によってシリコン基板２とは電気的に絶縁される。
【００３５】
この導電体プラグ５はシリコン基板２の内部で段を持って径が変化し、シリコン基板上面側で径が小さい径小部５ａと、シリコン基板下面側で径が大きい径大部５ｂとを有する断面凸型構造に形成されている。径小部５ａをデバイス領域３より深くシリコン基板２内に延びるように形成することが、デバイスの高集積化を図る上で好ましい。
【００３６】
また、導電体プラグ５の径小部５ａの端面は、シリコン基板２の上面に露呈され、導電体プラグ５の径大部５ｂは、シリコン基板２の下面に露呈されている。この径大部５ｂの露呈端部にはバリアメタル１０が設けられ、このバリアメタル１０を除くシリコン基板２の下面は第２の絶縁膜１４で被われ、バリアメタル１０にはバンプ１１が固着されている。
【００３７】
一方、シリコン基板２の上面には金属配線と層間絶縁膜８とを交互に堆積してなる多層配線層９が形成されるが、図１においては中間の配線層の総べてを示すことを避け、一部の金属配線６と金属配線７のみを示している。
【００３８】
この多層配線層９の上面には、半導体チップ１の外部との信号の受け渡しを行なうパッド２０が形成され、パッド２０は、ビアホールを介して順次下層の金属配線と接続されて第１層の金属配線６に至り、更にコンタクトホールを介して所定のデバイス領域３と電気的に接続される。また、この第１層の金属配線６は、導電体プラグ５にも電気的に接続される。
【００３９】
このような本実施形態によれば、導電体プラグ５の径大部５ｂの径をバンプ１１の径に合わせて最適化でき、また、導電体プラグ５の径小部５ａの径をデバイス動作に必要な電流供給量に合わせて最適化できる。
【００４０】
このため、デバイスの集積度を低下させることなく、導電体プラグ５とバンプ１１の固着強度を十分に保てる。
【００４１】
（第２の実施形態）
以下、上記半導体チップ１の製造方法を図２および図３を参照して説明する。図２および図３は、上記半導体チップの製造方法を示す工程断面図である。
【００４２】
まず、図２（ａ）に示すように、シリコン基板２の上面下にデバイス領域３を形成する。
【００４３】
次に図２（ｂ）に示すように、シリコン基板２の上面のデバイス領域３の外側部分に、周知の異方性の反応性イオンエッチング技術（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：以下ＲＩＥと称する）を用いて、シリコン基板２の上面側から途中までエッチングを行い、径５〜３０μｍの上側開口孔１２を形成する。
【００４４】
次に図２（ｃ）に示すように、周知の異方性ＲＩＥ技術により、シリコン基板２の下面側からエッチングを行い、少なくとも上側開口孔１２の底面に達する径１００μｍ程度の下側開口孔１３を形成する。これにより上側開口孔１２と下側開口孔１３は繋がって一つの貫通孔２３を形成するが、この貫通孔２３は、両開口孔１２、１３の連接部を境にして、それよりシリコン基板２の上面側の径が小さく、それよりシリコン基板２の下面側の径が大きな断面凸型構造を有する。
【００４５】
次に図２（ｄ）に示すように、貫通孔２３の側壁を含むシリコン基板２の全面にＣＶＤ技術を用いてシリコン酸化膜、シリコン窒化膜等の第１の絶縁膜４を形成する。
【００４６】
次に図２（ｅ）に示すように、導電体１５を貫通孔２３から溢れる厚さにシリコン基板２の全面に形成して貫通孔２３内に導電体１５を埋め込む。ここで、導電体１５としてＣｕを用い、形成法としてメッキ法あるいは印刷法を用いると一つの工程で貫通孔２３内全体に導電体１５を一気に埋めることができる。
【００４７】
次に図３（ｆ）に示すように、周知の化学的機械的研磨技術（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：以下ＣＭＰと称する）を用いてシリコン基板２の上面側の導電体１５と第１の絶縁膜４を除去する。
【００４８】
次に図３（ｇ）に示すように、シリコン基板２の上面に層間絶縁膜８で相互に絶縁されたｎ層の金属配線層からなる多層配線層９を形成する。この図では、多層の金属配線のうちの第１層の金属配線６と中間配線層の一つの金属配線７のみを示す。さらに、この多層配線層９の上部に所定パターンのパッド２０を形成する。
【００４９】
次に図３（ｈ）に示すように、ＣＭＰ技術を用いてシリコン基板２の下面側を研磨して導電体１５と第１の絶縁膜４を除去し、かつシリコン基板２を薄くする。これにより、貫通孔２３内に埋め込まれ、シリコン基板２の上面側に径小部５ａを有し、下面側に径大部５ｂを有する断面凸型構造の導電体プラグ５がシリコン基板２内に形成される。
【００５０】
次に図３（ｉ）に示すように、シリコン基板２の下面側の導電体プラグ５の径大部５ｂ端面を除いてシリコン基板２の下面をシリコン酸化膜、シリコン窒化膜等の第２の絶縁膜１４を形成した後、バリアメタル１０を形成する。
【００５１】
次に図３（ｊ）に示すように、バリアメタル１０上に直径１００μｍの例えば半田バンプ１１を固着する。
【００５２】
このようにバンプ１１の直径と導電体プラグ５の底面の開口径が合っているため、バンプ１１は十分な強度を持ってシリコン基板２に固着される。
【００５３】
このような本実施形態の半導体チップの製造方法によれば、導電体プラグ５の径小部５ａの径および径大部５ｂの径を、デバイス動作に必要な電流供給量およびバンプ径に合わせてそれぞれ最適に形成できる。そのため、デバイスの集積度が高く、導電体プラグとバンプとの固着強度の高い半導体チップを簡単に製造できる。
【００５４】
（第３の実施形態）
次に、上記半導体チップ１の別の製造方法を図４を参照して説明する。図４は、上記半導体チップ１の別の製造方法を示す工程断面図である。
【００５５】
図４（ａ）に示すように、この方法では、デバイス領域３形成工程前に、周知の異方性ＲＩＥ技術によりシリコン基板２の下面側に径が１００μｍ程度の下側開口孔１３をシリコン基板２の途中の深さまで掘っておく。これは、スループットの低い大口径の開口工程が一連のチップ形成工程の途中に入って生産性が低下するのを避けるためである。
【００５６】
次に図４（ｂ）に示すように、シリコン基板２の上面側にデバイス領域３を形成する。
【００５７】
次に図４（ｃ）に示すように、シリコン基板２上面側のデバイス領域３の外側部分にＲＩＥ技術により、下側開口孔１３の底面に達する径５〜３０μｍの上側開口孔１２を形成する。これにより下側開口孔１３と上側開口孔１２とが連接され、両開口孔１２、１３の連接部を境にして、それよりシリコン基板２の上面側の径が小さく、それよりシリコン基板２の下面側の径が大きな断面凸型構造を有する貫通孔２３が形成される。
【００５８】
以下、上記製造方法の図２（ｄ）乃至図３（ｊ）の工程を経て半導体チップ１を製作するが、これらの工程は上記製造方法で説明した工程と同じ工程であるので、ここでは説明を省略する。
【００５９】
このような本実施形態によっても、上記第２の実施形態の製造方法と同様の効果が得られる。
【００６０】
（第４の実施形態）
次に、上記半導体チップ１の別の製造方法を図５を参照して説明する。図５は、上記半導体チップ１の別の製造方法を示す工程断面図である。
【００６１】
本実施形態の製造方法においても第３の実施形態の製造方法と同様に、スループット低下を避けるため、大口径の開口工程を一連のチップ形成工程の前に行う。
【００６２】
図５（ａ）に示すように、この方法では、周知のＫＯＨ溶液等による異方性ウェットエッチングにより、シリコン基板２の下面側に径が１００μｍ程度の下側開口孔１３をシリコン基板２の途中の深さまで掘る。この場合、ＫＯＨ溶液等による異方性ウェットエッチングのため、下側開口孔１３には一定角のテーパが付いた台形状になる。
【００６３】
次に図５（ｂ）に示すように、シリコン基板２の上面側にデバイス領域３を形成する。
【００６４】
次に図５（ｃ）に示すように、シリコン基板２上面側のデバイス領域３の外側部分にＲＩＥ技術により、下側開口孔１３の底面に達する径５〜３０μｍの上側開口孔１２を形成する。これにより下側開口孔１３と上側開口孔１２とが連接され、両開口孔１２、１３の連接部を境にして、それよりシリコン基板２の上面側の径が小さく、それよりシリコン基板２の下面側の径が次第に大きくなった断面凸型構造の貫通孔２３が形成される。
【００６５】
以下、上記製造方法の図２（ｄ）乃至図３（ｊ）の工程を経て半導体チップ１を製作するが、これらの工程は上記製造方法で説明した工程と同じ工程であるので、ここでは説明を省略する。
【００６６】
このような本実施形態によれば、ＫＯＨ溶液等による異方性ウェットエッチングを基板の途中までしか行わないため、従来不可能であった上面の孔径寸法制御が可能となり、上側開口孔を所望の寸法で形成することができる。
【００６７】
また、本実施形態によれば、従来ＫＯＨ溶液等による異方性ウェットエッチングで生じたシリコン基板の厚みに依存して上面の孔径寸法が変化するという問題も解消する。図５（ｃ２）に図５（ｃ）とは異なる厚みのシリコン基板２の例を示すが、この図における上側開口孔１２の孔径寸法は図５（ｃ）の場合と同一である。すなわち、シリコン基板の厚みによらず、上面の孔径寸法を常に所望の値に形成することできる。
【００６８】
（第５の実施形態）
次に、上記半導体チップ１の更に別の製造方法を図６を参照して説明する。図６は、上記半導体チップ１の更に別の製造方法を示す工程断面図である。
【００６９】
まず、図６（ａ）に示すように、シリコン基板２の上面の所定領域内部にデバイス領域３を形成する。
【００７０】
次に図６（ｂ）に示すように、シリコン基板２の上面のデバイス領域３の外側部分に、周知の異方性ＲＩＥ技術を用いてシリコン基板２の途中までエッチングを行い、径が５〜３０μｍの上側開口孔１２を形成する。
【００７１】
次に図６（ｃ）に示すように、上側開口孔１２の内壁面を含むシリコン基板２の上面にシリコン酸化膜、シリコン窒化膜等の第１の絶縁膜４を形成する。
【００７２】
次に図６（ｄ）に示すように、上側開口孔１２内に第１の導電体１６を埋め込む。ここで第１の導電体１６にＣｕを用いてもよいし、開口孔１２の深さが３０μｍ程度と浅い場合にはポリシリコンを用いてもよい。第１の導電体１６にポリシリコンを用いる場合は、通常の半導体製造工程で用いるＣＶＤ技術により形成でき、Ｃｕを用いる場合のメッキ法や印刷法に比べて量産性に優れているため、好ましい。
【００７３】
次に図６（ｅ）に示すように、周知の異方性ＲＩＥ技術により、シリコン基板２の下面側からのエッチングを行い、径が１００μｍ程度で、第１の導電体１６の底面に達する下側開口孔１３を形成し、その下側開口孔１３の側壁を含むシリコン基板２の下面に絶縁膜４を形成する。
【００７４】
次に図６（ｆ）に示すように、下側開口孔１３に第２の導電体１７を埋め込む。このとき、Ｃｕペーストを用いた印刷法によると、下側開口孔１３への第２の導電体１７の充填が容易で生産性に優れるため好ましい。これにより導電体１６と導電体１７は繋がり、シリコン基板２の上面側に径小部５ａを有し、下面側に径大部５ｂを有する断面凸型構造の導電体プラグ５が完成する。
【００７５】
以下、上述の製造方法の図３（ｆ）乃至図３（ｊ）の工程と同様の工程を経て半導体チップ１を製作するが、これらの工程は上記製造方法で説明した工程と同じであるのでここでは説明を省略する。
【００７６】
このような本実施形態によれば、上記第２の実施形態と同様の効果が得られる他に、導電体プラグ５の径小部５ａと径大部５ｂとを別工程で形成しているので、それぞれ最適な埋め込み法が適用でき、半導体チップの製造が容易である。
【００７７】
（第６の実施形態）
図７は、本発明の第６の実施形態に係る三次元積層半導体装置の断面図である。
【００７８】
この三次元積層半導体装置は、上記第１の実施形態による３個の半導体チップ１１、１２、１３を回路配線基板１８上に積層してなるものである。
【００７９】
即ち、１層目の半導体チップ１１は、その下面に固着されているバンプ１１を介して回路配線基板１８上のパッド３０に接続されている。同様に第２層目の半導体チップ１２は、その下面に固着されているバンプ１１を介して第１層目の半導体チップ１１上のパッド２０に接続されている。同じく第３層目の半導体チップ１３は、その下面に固着されているバンプ１１を介して第２層目の半導体チップ１２上のパッド２０に接続されている。
【００８０】
そして、それぞれの半導体チップ１１、１２、１３は、導電体プラグ５と多層配線層１９を介してバンプ１１と所定デバイスとの接続が行われ、また所定デバイスとパッド２０との接続が多層配線層１９を介して行なわれることにより三次元積層半導体装置は所定の電気的接続がなされる。
【００８１】
この実施形態の三次元積層半導体装置においては、回路配線基板１８との熱膨張係数の違いにより最も高い熱応力ストレスが第１層目の半導体チップ１１直下のバンプ１１に掛かるが、上記第１の実施形態において述べた如く半導体チップ１における導電体プラグ５とバンプ１１との固着が堅固であるため、熱応力ストレスに対するバンプ１１の耐力が高い。そのため本実施形態における三次元積層半導体装置は、熱応力ストレスに対する高い信頼性が得られる。
【００８２】
（第７の実施形態）
図８は、本発明の第７の実施形態に係る三次元積層半導体装置の断面図である。
【００８３】
この三次元積層半導体装置は、上記第１の実施形態による２個の半導体チップ１４、１５を積層した後、導電体プラグを有さない半導体チップ１６を積層したものである。
【００８４】
即ち、１層目の半導体チップ１４は、その下面に固着されているバンプ１１を介して回路配線基板１８上のパッド３０に固着され、２層目の半導体チップ１５は、その下面に固着されているバンプ１１を介して１層目の半導体チップ１４上のパッド２０に固着されている。
【００８５】
そして、３層目に積載する導電体プラグを有さない半導体チップ１６はパッド面２０を下向きにして配置し、２層目の半導体チップ１５のパッド２０上に設けられたバンプ１１に接続する。
【００８６】
ここで、導電体プラグ５を有する２個の半導体チップ１４、１５は、導電体プラグ５と多層配線層１９を介してバンプ１１と所定デバイスとの接続が行われ、また所定デバイスとパッド２０との接続が多層配線層１９を介して行なわれる。一方、導電体プラグを有さない半導体チップ１６では、バンプ１１と所定デバイスとの接続がパッド２０と多層配線層１９を介して行なわれる。これにより、三次元積層半導体装置は所定の電気的接続がなされる。
【００８７】
本実施形態の三次元積層半導体装置においても、第６の実施形態と同様に、熱応力ストレスに対する高い信頼性が得られる。
【００８８】
さらに、導電体プラグを有さない半導体チップであっても積層を可能としたことにより、三次元積層半導体装置に搭載可能な半導体チップの種類が増え、三次元積層半導体装置の機能を豊富にできる利点をもたらす。
【００８９】
（第８の実施形態）
図９は、本発明の第８の実施形態に係る三次元積層半導体装置の断面図である。
【００９０】
この三次元積層半導体装置は、上記第１の実施形態による３個の半導体チップ１７、１８、１９を回路配線基板１８上に積層してなるものである。ここで、３個の半導体チップの各々は、チップサイズが異なり、半導体チップ１８、１９のチップサイズの和は半導体チップ１７のチップサイズより小さいものである。
【００９１】
このとき、１層目にはチップサイズの大きな半導体チップ１７を配置し、半導体チップ１７は、その下面に固着されているバンプ１１を介して回路配線基板１８上のパッド３０に固着されている。
【００９２】
次に半導体チップ１８、１９を積層するが、そのとき、そのチップサイズの和が半導体チップ１７のチップサイズより小さいことを利用して、半導体チップ１７上に半導体チップ１８、１９を横に並べて、即ち二次元に配列して配置する。このとき、半導体チップ１８、１９は、その下面に固着されているバンプ１１を介して半導体チップ１７上のパッドと固着される。
【００９３】
そして、それぞれの半導体チップ１７、１８、１９は、導電体プラグ５と多層配線構造１９を介してバンプ１１と所定デバイスとの接続が行われ、また所定デバイスとパッド２０との接続が多層配線構造１９を介して行なわれることにより三次元積層半導体装置は所定の電気的接続がなされる。
【００９４】
本実施形態の三次元積層半導体装置においても、第６の実施形態と同様に、熱応力ストレスに対する高い信頼性が得られる。
【００９５】
さらに、チップサイズの大小の差を利用して、大きなチップサイズの大きな半導体チップの上に複数のチップサイズの小さな半導体チップを二次元に配列しながら積層することにより、総てのチップを単に３次元に積層するよりも三次元積層半導体装置の高さを低くすることができ、三次元積層半導体装置の実装密度を向上させることができる。
【００９６】
なお、上記の各実施形態では、バンプを半導体チップ下面に固着する場合を例に取って説明したが、バンプを半導体チップの最上層配線層に形成されるパッド上に固着しても良いことは勿論である。
【００９７】
【発明の効果】
本発明の半導体チップによれば、デバイスの集積度を低下させることなく導電体プラグとバンプの固着強度を向上させ得る。また、熱膨張係数の大きな回路配線基板に積層しても半導体チップの導電体プラグとバンプとの固着部の信頼性を損なうことがない。
【００９８】
また、このような半導体チップを用いれば、熱応力ストレスに対する信頼性の高い三次元積層半導体装置を実現することができる。
【００９９】
更に、本発明の製造方法によれば、デバイスの集積度が高く、導電体プラグとバンプとの固着部との固着強度の高い半導体チップを製造することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体チップの断面図。
【図２】本発明の第２の実施形態に係る半導体チップの製造方法を示す前半の工程断面図。
【図３】本発明の第２の実施形態に係る半導体チップの製造方法を示す後半の工程断面図。
【図４】本発明の第３の実施形態に係る別の半導体チップの製造方法を示す工程断面図。
【図５】本発明の第４の実施形態に係る更に別の半導体チップの製造方法を示す工程断面図。
【図６】本発明の第５の実施形態に係る更に別の半導体チップの製造方法を示す工程断面図。
【図７】本発明の第６の実施形態の三次元積層半導体装置の断面図。
【図８】本発明の第７の実施形態の三次元積層半導体装置の断面図。
【図９】本発明の第８の実施形態の三次元積層半導体装置の断面図。
【図１０】従来の三次元積層半導体装置の一例を示す断面図。
【図１１】従来の三次元積層半導体装置におけるバンプの破損を模式的に示す断面図。
【図１２】従来の三次元積層半導体装置の別の例を示す断面図。
【図１３】異方性ウェットエッチングにおけるチップ基板厚みと上面開口寸法との関係を説明するための図。
【符号の説明】
１、 １１、１２、１３、１４、１５、１６、１７、１８、１９、１０１１、１０１２、
１０１３、１０１４、２０１１、２０１２半導体チップ
２、１０２、２０２ シリコン基板
３、１０３ デバイス領域
４ 第１の絶縁膜
５、１０５、２０５ 導電体プラグ
５ａ 径小部
５ｂ 径大部
６、７ 金属配線
８ 層間絶縁膜
９ 多層配線層
１０ バリアメタル
１１、１１１、２１１ バンプ
１２ 上側開口孔
１３ 下側開口孔
１４ 第２の絶縁膜
１５ 導電体
１６ 第１の導電体
１７ 第２の導電体
１８、１１８、２１８ 回路配線基板
２０、２２０ パッド
２３ 貫通孔
３０、１３０、２３０ パッド
１０４、２０４ 絶縁膜
【発明の属する技術分野】
本発明は、複数の半導体チップを積層して一つのパッケージに納める三次元積層半導体装置に用いるに適した半導体チップおよびその製造方法、ならびに三次元積層半導体装置に関する。
【０００２】
【従来の技術】
年々大規模化するシステムＬＳＩを実現する技術の一つとして、複数の半導体チップを一つのパッケージに納めるＳｉＰ（Ｓｙｓｔｅｍ−ｉｎ−Ｐａｃｋａｇｅ）技術がある。その中でも高密度ＳｉＰを代表する例が、複数の半導体チップを積層する三次元積層半導体装置である。
【０００３】
この種の三次元積層半導体装置は、一般に、図１０に示すような構造となっている。すなわち、各半導体チップ１０１は、シリコン基板１０２上面下に形成されたデバイス領域１０３と、シリコン基板１０２のデバイス領域１０３の外側に設けられ、シリコン基板１０２とは絶縁膜１０４で絶縁されてシリコン基板１０２を上下に貫通する一様の径を持った導電体プラグ１０５と、導電体プラグ１０５に固着されたバンプ１１１と、シリコン基板１０２上面に金属配線層と層間絶縁膜層が交互に堆積されてなる多層配線層１０９と、この多層配線層１０９上部に設けられ、金属配線を介してデバイス領域１０３および導電体プラグ１０５と電気的接続されたパッド１２０とを有する構造となっている。
【０００４】
そして、複数の上記半導体チップ１０１１、１０１２、１０１３が回路配線基板１１８上に順次積層され、回路配線基板１１８のパッド１３０と半導体チップ１０１１のバンプ１１１、ならびに半導体チップ１０１１、１０１２の各パッド１２０と半導体チップ１０１２、１０１３の各バンプ１１１とが固着され、回路配線基板１１８の配線と各半導体チップ１０１１、１０１２、１０１３とが導電体プラグ１０５を介して互いに電気的に接続して三次元積層半導体装置を構成している。（例えば、特開平１０−２２３８３３号公報、特開２０００−２７７６８９号公報、特開２０００−４９２７７号公報参照。）
しかしながら、上記従来の半導体チップおよび三次元積層半導体装置では、次のような問題がある。
【０００５】
すなわち、導電体プラグ１０５は、一様の径に形成され、しかもデバイス領域１０３への電流供給量の観点から導電体プラグ１０５の径は、バンプの径の数分の一程度に小さくなっている。このような小さな径の導電体プラグ１０５に対して大きな径のバンプ１１１を固着してなる場合、導電体プラグ１０５とバンプ１１１との固着部の強度が弱く、半導体チップ１０１１のバンプ１１１と回路配線基板１１８の配線との接続時のリフローの熱衝撃や温度サイクル試験等での熱応力集中によりバンプ１１１が疲労破断を起こす可能性が高くなる。
【０００６】
これは、熱膨張係数が回路配線基板１１８と最下層の半導体チップ１０１１との間では２倍以上の差があるためで、特に回路配線基板１１８と最下層半導体チップ１０１１間のバンプにおける疲労破断が顕著に発生する。
【０００７】
図１１は、熱応力集中によりバンプが疲労破断を起こした状態を模式的に示した断面図である。図１１に示すように、シリコン基板１０２の熱膨張係数は約３×１０−６／°Ｃで、一方、回路配線基板１１８がＡｌ２Ｏ３（アルミナ）のセラミックスの場合には、その熱膨張係数は約７×１０−６／°Ｃであり、このようにシリコン基板１０２と回路配線基板１１８の熱膨張係数に大きな差があるため、この三次元積層半導体装置を高温に曝した場合、シリコン基板１０２と回路配線基板１１８の熱膨張力に大きな差が生じる。
【０００８】
この熱膨張力の差がシリコン基板１０２と回路配線基板１１８の間に位置するバンプ１１１に熱応力として加わる。特に導電体プラグ１０５の径が小さい場合、導電体プラグ１０５との固着部分のバンプ１１１の上端に大きなストレスが加わり、最悪の場合バンプ１１１に破断を生じ、三次元積層半導体装置の信頼性を損ねる。
【０００９】
この問題の解決のためには、導電体プラグの径をバンプの径に合わせればよいが、シリコン基板上面の導電体プラグの径が必要以上に大きくなり、シリコン基板上面のデバイスを形成するためのデバイス領域の面積が減少し、デバイスの集積度の低下を招来することになる。
【００１０】
この問題を解決するための三次元積層半導体装置が、特許第３１８６９４１号公報に開示されている。この三次元積層半導体装置を図１２に示す。
【００１１】
この三次元積層半導体装置では、半導体チップ２０１１，２０１２は、シリコン基板２０２の下面から上面に向かうに従って、次第に孔径が小さくなるようにテーパ状の貫通孔を設け、この貫通孔内に導電材料を充填することにより、シリコン基板２０２下面側の端部径がシリコン基板２０２上面側の端部径より大きくなるよう導電プラグ２０５を形成した上でシリコン基板２０２下面にバンプ２１１を設けてなる。なお、図中、２０４は絶縁膜、２０９は多層配線層、２２０は多層配線層２０９上部に設けられたパッドである。
【００１２】
そして、回路配線基板２１８上に複数の半導体チップ２０１１，２０１２を積層し、バンプ２１１とパッド２３０とを固着することにより三次元積層半導体装置を構成したものである。
【００１３】
しかし、このような三次元積層半導体装置においては、次のような問題がある。
【００１４】
第１の問題は、シリコン基板２０２にテーパ状の貫通孔を形成するためにＫＯＨ溶液等による異方性ウェットエッチングが用いられるが、この場合テーパ角が固定のため、シリコン基板の厚みに対して、シリコン基板上面と下面の孔径寸法の比率が固定されるということである。そのためバンプとの固着の信頼性確保のためシリコン基板下面の孔径寸法をある一定以上の寸法とした場合、それにより自動的に上面の孔径寸法が決まってしまう。すなわち上面の孔径寸法を自由にコントロールできないということである。
【００１５】
また、第２の問題は、テーパ角が固定されるため、シリコン基板の厚みの大小により上面の孔径寸法が変化するということである。これを図１３を用いて説明する。
【００１６】
図１３において、厚みｔ１のシリコン基板に下面孔径寸法ａ、テーパ角θで貫通孔を設けたとき、その貫通孔の上面孔径寸法がｂ１となるとすると、同じ下面孔径寸法ａで、厚みｔ１より厚みの薄い厚みｔ２のシリコン基板に貫通孔を設けると上面孔径寸法はｂ２となり、厚みｔ１のシリコン基板の上面孔径寸法がｂ１より大きくなる。従って、貫通孔のシリコン基板上面の孔径は、シリコン基板の厚みに大きく依存する。
【００１７】
つまり、シリコン下面の孔径寸法を一定とした場合、シリコン基板の厚みが薄くなるほどシリコン基板上面の孔径寸法が大きくなり、このためシリコン基板の厚みが薄くなるほど、シリコン上面のデバイス領域の面積が減少し、デバイスの集積度を低下させるということである。
【００１８】
さらに、第３の問題点は、異方性ウェットエッチングをシリコン基板下面から行なうため、シリコン基板上面の開口位置に対する孔あけ位置精度が悪いということである。シリコン基板上面のパターン寸法は１μｍ単位の微細なものであり、それに合わせてシリコン基板上面の開口位置の精度も高いものが要求される。
【００１９】
しかしながら、シリコン基板下面から孔あけする場合、シリコン基板下面からは上面のパターンが見えないため孔あけのためのターゲットが得られない。したがって、シリコン基板下面より異方性エッチングを用いて孔あけを行なった場合、シリコン基板上面の開口位置にばらつきを生じ、開口位置に要求される高い精度を満たすことができない。そのため、シリコン基板上面には、この開口位置のばらつきを許容するだけの開口エリアを確保しなければならない。このことは、やはりシリコン基板上面のデバイス領域の面積を減少させ、デバイスの集積度を低下させるという問題を招来する。
【００２０】
【発明が解決しようとする課題】
上記した従来の技術では、半導体チップにおける導電体プラグとバンプの固着強度が弱く、固着強度を改善しようとするとデバイスの集積度が低下するという問題がある。
【００２１】
また、この半導体チップを積層した三次元積層半導体装置においては、熱応力ストレスに対して、導電体プラグとバンプの固着部の信頼性が低いという問題がある。
【００２２】
そこで、本発明の目的は、デバイスの集積度を低下させることなく、導電体プラグとバンプの固着強度が高い半導体チップを提供することおよびその実現を可能とする半導体チップの製造方法を提供することにある。
【００２３】
また、本発明の他の目的は、熱応力ストレスに対する信頼性の高い三次元積層半導体装置を提供することにある。
【００２４】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体チップは、第１主面及びこの第１主面と反対側に第２主面を有する半導体基板と、前記半導体基板内部に埋設され、径小部と径大部とが連接された凸型構造を有し、前記径小部が前記第１主面側に配置されてその端部が露呈され、前記径大部が第２主面側に配置されてその端部が露呈されてなる導電体プラグと、前記導電体プラグと前記半導体基板とを電気的絶縁する絶縁膜と、前記半導体基板の第１主面上に設けられ、且つ最上層に前記導電体プラグと電気的接続されたパッドを備えた多層配線層と、前記パッドと前記第２主面側の導電体プラグ露呈面とのいずれか一方に固着されたバンプとを具備することを特徴とする。
【００２５】
このような本発明の半導体チップによれば、導電体プラグの径大部の径をバンプの径に合わせて最適化するようにでき、また、導電体プラグの径小部の径をデバイス動作に必要な電流供給量に合わせて最適化するようにできるため、デバイスの集積度を低下させることなく、導電体プラグとバンプの固着強度を十分に保てるようにできる。
【００２６】
また、上記目的を達成するために、本発明の半導体チップの製造方法は、第１主面及びこの第１主面と反対側に第２主面を有する半導体基板に回路素子領域を形成する工程と、前記半導体基板に、径小部と径大部とが連接された凸型構造を有し、且つ前記径小部の端部が第１主面に露呈され、前記径大部の端部が前記第２主面に露呈される貫通孔を形成する工程と、前記貫通孔の壁面に絶縁膜を形成する工程と、前記絶縁膜を形成した貫通孔内に導電体を埋設して、径小部と径大部とが連接された凸型構造を有し、前記径小部の端部が前記第１主面に露呈され、前記径大部の端部が前記第２主面に露呈される導電体プラグを形成する工程と、前記半導体基板の第１主面上に、前記導電体プラグと電気的接続されたパッドを最上層に備えた多層配線層を形成する工程と、前記パッドと前記第２主面側の導電体プラグ露呈面とのいずれか一方にバンプを固着する工程とを具備することを特徴とする。
【００２７】
このような本発明の半導体チップの製造方法によれば、導電体プラグの径大部の径および径小部の径を、それぞれバンプの径およびデバイス動作に必要な電流供給量に合わせて最適化できるため、デバイスの集積度が高く、導電体プラグとバンプとの固着強度の高い半導体チップを簡単に製造できる。
【００２８】
また、上記目的を達成するために、本発明の別の半導体チップの製造方法は、第１主面及びこの第１主面と反対側に第２主面を有する半導体基板の第１主面に回路素子領域を形成する工程と、前記回路素子領域の外側の前記第１主面から半導体基板の途中まで、径小の開口孔を形成する工程と、前記経小の開口孔内壁に絶縁膜を形成する工程と、前記絶縁膜が形成した開口孔内に第１の導電体を埋設する工程と、前記半導体基板の第２主面側から前記径小の開口孔に達する径大の開口孔を形成する工程と、前記径大の開口孔内壁に絶縁膜を形成する工程と、前記絶縁膜を形成した径大の開口孔内に第２の導電体を埋設して導電体プラグを形成する工程と、前記半導体基板の第１主面上に、前記導電体プラグと電気的接続されたパッドを最上層に備えた多層配線層を形成する工程と、前記パッドと前記第２主面側の導電体プラグ露呈面とのいずれか一方にバンプを固着する工程とを具備することを特徴とする。
【００２９】
このような本発明の半導体チップの製造方法によれば、上記の製造方法による効果の他に、導電体プラグの径小部と径大部とを別工程で形成しているので、それぞれ最適な導電体の埋設法を適用できるため、量産性に優れた半導体チップの製造が実現できる。
【００３０】
また、上記目的を達成するために、本発明の更に別の半導体チップの製造方法は、第１主面及びこの第１主面と反対側に第２主面を有する半導体基板の第１主面に回路素子領域を形成する工程と、前記第２主面から半導体基板の途中まで、径大の開口孔を形成する工程と、前記径大の開口孔内壁に絶縁膜を形成する工程と、前記絶縁膜が形成した開口孔内に第２の導電体を埋設する工程と、前記半導体基板の第１主面側から前記径大の開口孔に達する径小の開口孔を形成する工程と、前記径小の開口孔内壁に絶縁膜を形成する工程と、前記絶縁膜を形成した径小の開口孔内に第１の導電体を埋設して導電体プラグを形成する工程と、前記半導体基板の第１主面上に、前記導電体プラグと電気的接続されたパッドを最上層に備えた多層配線層を形成する工程と、前記パッドと前記第２主面側の導電体プラグ露呈面とのいずれか一方にバンプを固着する工程とを具備することを特徴とする。
【００３１】
このような本発明の半導体チップの製造方法によれば、上記の別の製造方法と同様の効果が得られる。
【００３２】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態（以下、実施形態という）を説明する。
【００３３】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体チップの断面図である。
【００３４】
本実施形態の半導体チップ１では、半導体基板、例えばシリコン基板２の表面下にデバイス領域３が形成され、このデバイス領域３の外側のシリコン基板２部分には、シリコン基板２を貫通する導電体プラグ５が埋設され、この導電体プラグ５は、シリコン基板２との間に設けた第１の絶縁膜４によってシリコン基板２とは電気的に絶縁される。
【００３５】
この導電体プラグ５はシリコン基板２の内部で段を持って径が変化し、シリコン基板上面側で径が小さい径小部５ａと、シリコン基板下面側で径が大きい径大部５ｂとを有する断面凸型構造に形成されている。径小部５ａをデバイス領域３より深くシリコン基板２内に延びるように形成することが、デバイスの高集積化を図る上で好ましい。
【００３６】
また、導電体プラグ５の径小部５ａの端面は、シリコン基板２の上面に露呈され、導電体プラグ５の径大部５ｂは、シリコン基板２の下面に露呈されている。この径大部５ｂの露呈端部にはバリアメタル１０が設けられ、このバリアメタル１０を除くシリコン基板２の下面は第２の絶縁膜１４で被われ、バリアメタル１０にはバンプ１１が固着されている。
【００３７】
一方、シリコン基板２の上面には金属配線と層間絶縁膜８とを交互に堆積してなる多層配線層９が形成されるが、図１においては中間の配線層の総べてを示すことを避け、一部の金属配線６と金属配線７のみを示している。
【００３８】
この多層配線層９の上面には、半導体チップ１の外部との信号の受け渡しを行なうパッド２０が形成され、パッド２０は、ビアホールを介して順次下層の金属配線と接続されて第１層の金属配線６に至り、更にコンタクトホールを介して所定のデバイス領域３と電気的に接続される。また、この第１層の金属配線６は、導電体プラグ５にも電気的に接続される。
【００３９】
このような本実施形態によれば、導電体プラグ５の径大部５ｂの径をバンプ１１の径に合わせて最適化でき、また、導電体プラグ５の径小部５ａの径をデバイス動作に必要な電流供給量に合わせて最適化できる。
【００４０】
このため、デバイスの集積度を低下させることなく、導電体プラグ５とバンプ１１の固着強度を十分に保てる。
【００４１】
（第２の実施形態）
以下、上記半導体チップ１の製造方法を図２および図３を参照して説明する。図２および図３は、上記半導体チップの製造方法を示す工程断面図である。
【００４２】
まず、図２（ａ）に示すように、シリコン基板２の上面下にデバイス領域３を形成する。
【００４３】
次に図２（ｂ）に示すように、シリコン基板２の上面のデバイス領域３の外側部分に、周知の異方性の反応性イオンエッチング技術（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：以下ＲＩＥと称する）を用いて、シリコン基板２の上面側から途中までエッチングを行い、径５〜３０μｍの上側開口孔１２を形成する。
【００４４】
次に図２（ｃ）に示すように、周知の異方性ＲＩＥ技術により、シリコン基板２の下面側からエッチングを行い、少なくとも上側開口孔１２の底面に達する径１００μｍ程度の下側開口孔１３を形成する。これにより上側開口孔１２と下側開口孔１３は繋がって一つの貫通孔２３を形成するが、この貫通孔２３は、両開口孔１２、１３の連接部を境にして、それよりシリコン基板２の上面側の径が小さく、それよりシリコン基板２の下面側の径が大きな断面凸型構造を有する。
【００４５】
次に図２（ｄ）に示すように、貫通孔２３の側壁を含むシリコン基板２の全面にＣＶＤ技術を用いてシリコン酸化膜、シリコン窒化膜等の第１の絶縁膜４を形成する。
【００４６】
次に図２（ｅ）に示すように、導電体１５を貫通孔２３から溢れる厚さにシリコン基板２の全面に形成して貫通孔２３内に導電体１５を埋め込む。ここで、導電体１５としてＣｕを用い、形成法としてメッキ法あるいは印刷法を用いると一つの工程で貫通孔２３内全体に導電体１５を一気に埋めることができる。
【００４７】
次に図３（ｆ）に示すように、周知の化学的機械的研磨技術（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：以下ＣＭＰと称する）を用いてシリコン基板２の上面側の導電体１５と第１の絶縁膜４を除去する。
【００４８】
次に図３（ｇ）に示すように、シリコン基板２の上面に層間絶縁膜８で相互に絶縁されたｎ層の金属配線層からなる多層配線層９を形成する。この図では、多層の金属配線のうちの第１層の金属配線６と中間配線層の一つの金属配線７のみを示す。さらに、この多層配線層９の上部に所定パターンのパッド２０を形成する。
【００４９】
次に図３（ｈ）に示すように、ＣＭＰ技術を用いてシリコン基板２の下面側を研磨して導電体１５と第１の絶縁膜４を除去し、かつシリコン基板２を薄くする。これにより、貫通孔２３内に埋め込まれ、シリコン基板２の上面側に径小部５ａを有し、下面側に径大部５ｂを有する断面凸型構造の導電体プラグ５がシリコン基板２内に形成される。
【００５０】
次に図３（ｉ）に示すように、シリコン基板２の下面側の導電体プラグ５の径大部５ｂ端面を除いてシリコン基板２の下面をシリコン酸化膜、シリコン窒化膜等の第２の絶縁膜１４を形成した後、バリアメタル１０を形成する。
【００５１】
次に図３（ｊ）に示すように、バリアメタル１０上に直径１００μｍの例えば半田バンプ１１を固着する。
【００５２】
このようにバンプ１１の直径と導電体プラグ５の底面の開口径が合っているため、バンプ１１は十分な強度を持ってシリコン基板２に固着される。
【００５３】
このような本実施形態の半導体チップの製造方法によれば、導電体プラグ５の径小部５ａの径および径大部５ｂの径を、デバイス動作に必要な電流供給量およびバンプ径に合わせてそれぞれ最適に形成できる。そのため、デバイスの集積度が高く、導電体プラグとバンプとの固着強度の高い半導体チップを簡単に製造できる。
【００５４】
（第３の実施形態）
次に、上記半導体チップ１の別の製造方法を図４を参照して説明する。図４は、上記半導体チップ１の別の製造方法を示す工程断面図である。
【００５５】
図４（ａ）に示すように、この方法では、デバイス領域３形成工程前に、周知の異方性ＲＩＥ技術によりシリコン基板２の下面側に径が１００μｍ程度の下側開口孔１３をシリコン基板２の途中の深さまで掘っておく。これは、スループットの低い大口径の開口工程が一連のチップ形成工程の途中に入って生産性が低下するのを避けるためである。
【００５６】
次に図４（ｂ）に示すように、シリコン基板２の上面側にデバイス領域３を形成する。
【００５７】
次に図４（ｃ）に示すように、シリコン基板２上面側のデバイス領域３の外側部分にＲＩＥ技術により、下側開口孔１３の底面に達する径５〜３０μｍの上側開口孔１２を形成する。これにより下側開口孔１３と上側開口孔１２とが連接され、両開口孔１２、１３の連接部を境にして、それよりシリコン基板２の上面側の径が小さく、それよりシリコン基板２の下面側の径が大きな断面凸型構造を有する貫通孔２３が形成される。
【００５８】
以下、上記製造方法の図２（ｄ）乃至図３（ｊ）の工程を経て半導体チップ１を製作するが、これらの工程は上記製造方法で説明した工程と同じ工程であるので、ここでは説明を省略する。
【００５９】
このような本実施形態によっても、上記第２の実施形態の製造方法と同様の効果が得られる。
【００６０】
（第４の実施形態）
次に、上記半導体チップ１の別の製造方法を図５を参照して説明する。図５は、上記半導体チップ１の別の製造方法を示す工程断面図である。
【００６１】
本実施形態の製造方法においても第３の実施形態の製造方法と同様に、スループット低下を避けるため、大口径の開口工程を一連のチップ形成工程の前に行う。
【００６２】
図５（ａ）に示すように、この方法では、周知のＫＯＨ溶液等による異方性ウェットエッチングにより、シリコン基板２の下面側に径が１００μｍ程度の下側開口孔１３をシリコン基板２の途中の深さまで掘る。この場合、ＫＯＨ溶液等による異方性ウェットエッチングのため、下側開口孔１３には一定角のテーパが付いた台形状になる。
【００６３】
次に図５（ｂ）に示すように、シリコン基板２の上面側にデバイス領域３を形成する。
【００６４】
次に図５（ｃ）に示すように、シリコン基板２上面側のデバイス領域３の外側部分にＲＩＥ技術により、下側開口孔１３の底面に達する径５〜３０μｍの上側開口孔１２を形成する。これにより下側開口孔１３と上側開口孔１２とが連接され、両開口孔１２、１３の連接部を境にして、それよりシリコン基板２の上面側の径が小さく、それよりシリコン基板２の下面側の径が次第に大きくなった断面凸型構造の貫通孔２３が形成される。
【００６５】
以下、上記製造方法の図２（ｄ）乃至図３（ｊ）の工程を経て半導体チップ１を製作するが、これらの工程は上記製造方法で説明した工程と同じ工程であるので、ここでは説明を省略する。
【００６６】
このような本実施形態によれば、ＫＯＨ溶液等による異方性ウェットエッチングを基板の途中までしか行わないため、従来不可能であった上面の孔径寸法制御が可能となり、上側開口孔を所望の寸法で形成することができる。
【００６７】
また、本実施形態によれば、従来ＫＯＨ溶液等による異方性ウェットエッチングで生じたシリコン基板の厚みに依存して上面の孔径寸法が変化するという問題も解消する。図５（ｃ２）に図５（ｃ）とは異なる厚みのシリコン基板２の例を示すが、この図における上側開口孔１２の孔径寸法は図５（ｃ）の場合と同一である。すなわち、シリコン基板の厚みによらず、上面の孔径寸法を常に所望の値に形成することできる。
【００６８】
（第５の実施形態）
次に、上記半導体チップ１の更に別の製造方法を図６を参照して説明する。図６は、上記半導体チップ１の更に別の製造方法を示す工程断面図である。
【００６９】
まず、図６（ａ）に示すように、シリコン基板２の上面の所定領域内部にデバイス領域３を形成する。
【００７０】
次に図６（ｂ）に示すように、シリコン基板２の上面のデバイス領域３の外側部分に、周知の異方性ＲＩＥ技術を用いてシリコン基板２の途中までエッチングを行い、径が５〜３０μｍの上側開口孔１２を形成する。
【００７１】
次に図６（ｃ）に示すように、上側開口孔１２の内壁面を含むシリコン基板２の上面にシリコン酸化膜、シリコン窒化膜等の第１の絶縁膜４を形成する。
【００７２】
次に図６（ｄ）に示すように、上側開口孔１２内に第１の導電体１６を埋め込む。ここで第１の導電体１６にＣｕを用いてもよいし、開口孔１２の深さが３０μｍ程度と浅い場合にはポリシリコンを用いてもよい。第１の導電体１６にポリシリコンを用いる場合は、通常の半導体製造工程で用いるＣＶＤ技術により形成でき、Ｃｕを用いる場合のメッキ法や印刷法に比べて量産性に優れているため、好ましい。
【００７３】
次に図６（ｅ）に示すように、周知の異方性ＲＩＥ技術により、シリコン基板２の下面側からのエッチングを行い、径が１００μｍ程度で、第１の導電体１６の底面に達する下側開口孔１３を形成し、その下側開口孔１３の側壁を含むシリコン基板２の下面に絶縁膜４を形成する。
【００７４】
次に図６（ｆ）に示すように、下側開口孔１３に第２の導電体１７を埋め込む。このとき、Ｃｕペーストを用いた印刷法によると、下側開口孔１３への第２の導電体１７の充填が容易で生産性に優れるため好ましい。これにより導電体１６と導電体１７は繋がり、シリコン基板２の上面側に径小部５ａを有し、下面側に径大部５ｂを有する断面凸型構造の導電体プラグ５が完成する。
【００７５】
以下、上述の製造方法の図３（ｆ）乃至図３（ｊ）の工程と同様の工程を経て半導体チップ１を製作するが、これらの工程は上記製造方法で説明した工程と同じであるのでここでは説明を省略する。
【００７６】
このような本実施形態によれば、上記第２の実施形態と同様の効果が得られる他に、導電体プラグ５の径小部５ａと径大部５ｂとを別工程で形成しているので、それぞれ最適な埋め込み法が適用でき、半導体チップの製造が容易である。
【００７７】
（第６の実施形態）
図７は、本発明の第６の実施形態に係る三次元積層半導体装置の断面図である。
【００７８】
この三次元積層半導体装置は、上記第１の実施形態による３個の半導体チップ１１、１２、１３を回路配線基板１８上に積層してなるものである。
【００７９】
即ち、１層目の半導体チップ１１は、その下面に固着されているバンプ１１を介して回路配線基板１８上のパッド３０に接続されている。同様に第２層目の半導体チップ１２は、その下面に固着されているバンプ１１を介して第１層目の半導体チップ１１上のパッド２０に接続されている。同じく第３層目の半導体チップ１３は、その下面に固着されているバンプ１１を介して第２層目の半導体チップ１２上のパッド２０に接続されている。
【００８０】
そして、それぞれの半導体チップ１１、１２、１３は、導電体プラグ５と多層配線層１９を介してバンプ１１と所定デバイスとの接続が行われ、また所定デバイスとパッド２０との接続が多層配線層１９を介して行なわれることにより三次元積層半導体装置は所定の電気的接続がなされる。
【００８１】
この実施形態の三次元積層半導体装置においては、回路配線基板１８との熱膨張係数の違いにより最も高い熱応力ストレスが第１層目の半導体チップ１１直下のバンプ１１に掛かるが、上記第１の実施形態において述べた如く半導体チップ１における導電体プラグ５とバンプ１１との固着が堅固であるため、熱応力ストレスに対するバンプ１１の耐力が高い。そのため本実施形態における三次元積層半導体装置は、熱応力ストレスに対する高い信頼性が得られる。
【００８２】
（第７の実施形態）
図８は、本発明の第７の実施形態に係る三次元積層半導体装置の断面図である。
【００８３】
この三次元積層半導体装置は、上記第１の実施形態による２個の半導体チップ１４、１５を積層した後、導電体プラグを有さない半導体チップ１６を積層したものである。
【００８４】
即ち、１層目の半導体チップ１４は、その下面に固着されているバンプ１１を介して回路配線基板１８上のパッド３０に固着され、２層目の半導体チップ１５は、その下面に固着されているバンプ１１を介して１層目の半導体チップ１４上のパッド２０に固着されている。
【００８５】
そして、３層目に積載する導電体プラグを有さない半導体チップ１６はパッド面２０を下向きにして配置し、２層目の半導体チップ１５のパッド２０上に設けられたバンプ１１に接続する。
【００８６】
ここで、導電体プラグ５を有する２個の半導体チップ１４、１５は、導電体プラグ５と多層配線層１９を介してバンプ１１と所定デバイスとの接続が行われ、また所定デバイスとパッド２０との接続が多層配線層１９を介して行なわれる。一方、導電体プラグを有さない半導体チップ１６では、バンプ１１と所定デバイスとの接続がパッド２０と多層配線層１９を介して行なわれる。これにより、三次元積層半導体装置は所定の電気的接続がなされる。
【００８７】
本実施形態の三次元積層半導体装置においても、第６の実施形態と同様に、熱応力ストレスに対する高い信頼性が得られる。
【００８８】
さらに、導電体プラグを有さない半導体チップであっても積層を可能としたことにより、三次元積層半導体装置に搭載可能な半導体チップの種類が増え、三次元積層半導体装置の機能を豊富にできる利点をもたらす。
【００８９】
（第８の実施形態）
図９は、本発明の第８の実施形態に係る三次元積層半導体装置の断面図である。
【００９０】
この三次元積層半導体装置は、上記第１の実施形態による３個の半導体チップ１７、１８、１９を回路配線基板１８上に積層してなるものである。ここで、３個の半導体チップの各々は、チップサイズが異なり、半導体チップ１８、１９のチップサイズの和は半導体チップ１７のチップサイズより小さいものである。
【００９１】
このとき、１層目にはチップサイズの大きな半導体チップ１７を配置し、半導体チップ１７は、その下面に固着されているバンプ１１を介して回路配線基板１８上のパッド３０に固着されている。
【００９２】
次に半導体チップ１８、１９を積層するが、そのとき、そのチップサイズの和が半導体チップ１７のチップサイズより小さいことを利用して、半導体チップ１７上に半導体チップ１８、１９を横に並べて、即ち二次元に配列して配置する。このとき、半導体チップ１８、１９は、その下面に固着されているバンプ１１を介して半導体チップ１７上のパッドと固着される。
【００９３】
そして、それぞれの半導体チップ１７、１８、１９は、導電体プラグ５と多層配線構造１９を介してバンプ１１と所定デバイスとの接続が行われ、また所定デバイスとパッド２０との接続が多層配線構造１９を介して行なわれることにより三次元積層半導体装置は所定の電気的接続がなされる。
【００９４】
本実施形態の三次元積層半導体装置においても、第６の実施形態と同様に、熱応力ストレスに対する高い信頼性が得られる。
【００９５】
さらに、チップサイズの大小の差を利用して、大きなチップサイズの大きな半導体チップの上に複数のチップサイズの小さな半導体チップを二次元に配列しながら積層することにより、総てのチップを単に３次元に積層するよりも三次元積層半導体装置の高さを低くすることができ、三次元積層半導体装置の実装密度を向上させることができる。
【００９６】
なお、上記の各実施形態では、バンプを半導体チップ下面に固着する場合を例に取って説明したが、バンプを半導体チップの最上層配線層に形成されるパッド上に固着しても良いことは勿論である。
【００９７】
【発明の効果】
本発明の半導体チップによれば、デバイスの集積度を低下させることなく導電体プラグとバンプの固着強度を向上させ得る。また、熱膨張係数の大きな回路配線基板に積層しても半導体チップの導電体プラグとバンプとの固着部の信頼性を損なうことがない。
【００９８】
また、このような半導体チップを用いれば、熱応力ストレスに対する信頼性の高い三次元積層半導体装置を実現することができる。
【００９９】
更に、本発明の製造方法によれば、デバイスの集積度が高く、導電体プラグとバンプとの固着部との固着強度の高い半導体チップを製造することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体チップの断面図。
【図２】本発明の第２の実施形態に係る半導体チップの製造方法を示す前半の工程断面図。
【図３】本発明の第２の実施形態に係る半導体チップの製造方法を示す後半の工程断面図。
【図４】本発明の第３の実施形態に係る別の半導体チップの製造方法を示す工程断面図。
【図５】本発明の第４の実施形態に係る更に別の半導体チップの製造方法を示す工程断面図。
【図６】本発明の第５の実施形態に係る更に別の半導体チップの製造方法を示す工程断面図。
【図７】本発明の第６の実施形態の三次元積層半導体装置の断面図。
【図８】本発明の第７の実施形態の三次元積層半導体装置の断面図。
【図９】本発明の第８の実施形態の三次元積層半導体装置の断面図。
【図１０】従来の三次元積層半導体装置の一例を示す断面図。
【図１１】従来の三次元積層半導体装置におけるバンプの破損を模式的に示す断面図。
【図１２】従来の三次元積層半導体装置の別の例を示す断面図。
【図１３】異方性ウェットエッチングにおけるチップ基板厚みと上面開口寸法との関係を説明するための図。
【符号の説明】
１、 １１、１２、１３、１４、１５、１６、１７、１８、１９、１０１１、１０１２、
１０１３、１０１４、２０１１、２０１２半導体チップ
２、１０２、２０２ シリコン基板
３、１０３ デバイス領域
４ 第１の絶縁膜
５、１０５、２０５ 導電体プラグ
５ａ 径小部
５ｂ 径大部
６、７ 金属配線
８ 層間絶縁膜
９ 多層配線層
１０ バリアメタル
１１、１１１、２１１ バンプ
１２ 上側開口孔
１３ 下側開口孔
１４ 第２の絶縁膜
１５ 導電体
１６ 第１の導電体
１７ 第２の導電体
１８、１１８、２１８ 回路配線基板
２０、２２０ パッド
２３ 貫通孔
３０、１３０、２３０ パッド
１０４、２０４ 絶縁膜
Claims (13)
- 第１主面及びこの第１主面と反対側に第２主面を有する半導体基板と、
前記半導体基板内部に埋設され、径小部と径大部とが連接された凸型構造を有し、前記径小部が前記第１主面側に配置されてその端部が露呈され、前記径大部が第２主面側に配置されてその端部が露呈されてなる導電体プラグと、
前記導電体プラグと前記半導体基板とを電気的絶縁する絶縁膜と、
前記半導体基板の第１主面上に設けられ、且つ最上層に前記導電体プラグと電気的接続されたパッドを備えた多層配線層と、
前記パッドと前記第２主面側の導電体プラグ露呈面とのいずれか一方に固着されたバンプと
を具備することを特徴とする半導体チップ。 - 前記バンプが、前記半導体基板の第２主面側の前記導電体プラグの露呈面に固着されてなることを特徴とする請求項１に記載の半導体チップ。
- 前記バンプが、前記パッドに固着されてなることを特徴とする請求項１に記載の半導体チップ。
- 更に、前記半導体基板の第１主面に回路素子領域が形成され、前記導電体プラグは、その径小部における前記径大部側の端部が前記回路素子領域よりも前記第２主面側に位置してなることを特徴とする請求項１乃至３のいずれか１項に記載の半導体用チップ。
- 第１主面及びこの第１主面と反対側に第２主面を有する半導体基板に回路素子領域を形成する工程と、
前記半導体基板に、径小部と径大部とが連接された凸型構造を有し、且つ前記径小部の端部が第１主面に露呈され、前記径大部の端部が前記第２主面に露呈される貫通孔を形成する工程と、
前記貫通孔の壁面に絶縁膜を形成する工程と、
前記絶縁膜を形成した貫通孔内に導電体を埋設して、径小部と径大部とが連接された凸型構造を有し、前記径小部の端部が前記第１主面に露呈され、前記径大部の端部が前記第２主面に露呈される導電体プラグを形成する工程と、
前記半導体基板の第１主面上に、前記導電体プラグと電気的接続されたパッドを最上層に備えた多層配線層を形成する工程と、
前記パッドと前記第２主面側の導電体プラグ露呈面とのいずれか一方にバンプを固着する工程と
を具備することを特徴とする半導体チップの製造方法。 - 前記回路素子領域は、前記貫通孔の形成工程前あるいは前記貫通孔の形成工程後、もしくは前記貫通孔の径小部の形成工程と径大部の形成工程の間において形成されてなることを特徴とする請求項５に記載の半導体チップの製造方法。
- 前記貫通孔を形成する工程は、径小の開口孔を形成する工程と径大の開口孔を形成する工程とを有し、前記半導体基板の第１主面側から途中まで前記径小の開口孔を形成した後、前記半導体基板の第２主面側から前記径小の開口孔に達するように径大の開口孔を形成することを特徴とする請求項５に記載の半導体チップの製造方法。
- 前記貫通孔を形成する工程は、径小の開口孔を形成する工程と径大の開口孔を形成する工程とを有し、前記半導体基板の第２主面側から途中まで前記径大の開口孔を形成した後、前記半導体基板の第１主面側から前記径大の開口孔に達するように径小の開口孔を形成することを特徴とする請求項５に記載の半導体チップの製造方法。
- 第１主面及びこの第１主面と反対側に第２主面を有する半導体基板の第１主面に回路素子領域を形成する工程と、
前記回路素子領域の外側の前記第１主面から半導体基板の途中まで、径小の開口孔を形成する工程と、
前記経小の開口孔内壁に絶縁膜を形成する工程と、
前記絶縁膜が形成した開口孔内に第１の導電体を埋設する工程と、
前記半導体基板の第２主面側から前記径小の開口孔に達する径大の開口孔を形成する工程と、
前記径大の開口孔内壁に絶縁膜を形成する工程と、
前記絶縁膜を形成した径大の開口孔内に第２の導電体を埋設して導電体プラグを形成する工程と、
前記半導体基板の第１主面上に、前記導電体プラグと電気的接続されたパッドを最上層に備えた多層配線層を形成する工程と、
前記パッドと前記第２主面側の導電体プラグ露呈面とのいずれか一方にバンプを固着する工程と
を具備することを特徴とする半導体チップの製造方法。 - 第１主面及びこの第１主面と反対側に第２主面を有する半導体基板の第１主面に回路素子領域を形成する工程と、
前記第２主面から半導体基板の途中まで、径大の開口孔を形成する工程と、
前記径大の開口孔内壁に絶縁膜を形成する工程と、
前記絶縁膜が形成した開口孔内に第２の導電体を埋設する工程と、
前記半導体基板の第１主面側から前記径大の開口孔に達する径小の開口孔を形成する工程と、
前記径小の開口孔内壁に絶縁膜を形成する工程と、
前記絶縁膜を形成した径小の開口孔内に第１の導電体を埋設して導電体プラグを形成する工程と、
前記半導体基板の第１主面上に、前記導電体プラグと電気的接続されたパッドを最上層に備えた多層配線層を形成する工程と、
前記パッドと前記第２主面側の導電体プラグ露呈面とのいずれか一方にバンプを固着する工程と
を具備することを特徴とする半導体チップの製造方法。 - 前記第１の導電体が半導体材料からなり、前記第２導電体が金属材料からなることを特徴とする請求項９または１０に記載の半導体チップの製造方法。
- 前記請求項１乃至４に記載の半導体チップをバンプを介して回路配線基板上に実装し、更にその半導体チップ上に１個以上の半導体チップをバンプを介して垂直方向に積層してなることを特徴とする三次元積層半導体装置。
- 前記請求項１乃至４に記載の半導体チップをバンプを介して回路配線基板上に実装し、更にその半導体チップ上に複数個の半導体チップをバンプを介して積層してなり、直下の半導体チップのチップサイズに対してチップサイズの和が小さい複数の半導体チップを二次元に配列してなることを特徴とする三次元積層半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002163759A JP2004014657A (ja) | 2002-06-05 | 2002-06-05 | 半導体チップおよびその製造方法、ならびに三次元積層半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002163759A JP2004014657A (ja) | 2002-06-05 | 2002-06-05 | 半導体チップおよびその製造方法、ならびに三次元積層半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004014657A true JP2004014657A (ja) | 2004-01-15 |
Family
ID=30432089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002163759A Pending JP2004014657A (ja) | 2002-06-05 | 2002-06-05 | 半導体チップおよびその製造方法、ならびに三次元積層半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004014657A (ja) |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005064451A (ja) * | 2003-07-31 | 2005-03-10 | Fujitsu Ltd | 半導体装置の製造方法及び半導体装置 |
| WO2005088699A1 (en) * | 2004-03-10 | 2005-09-22 | Koninklijke Philips Electronics N.V. | Method of manufacturing an electronic device and a resulting device |
| KR100625124B1 (ko) | 2005-08-30 | 2006-09-15 | 삼성전자주식회사 | 스택형 반도체 장치의 제조 방법 |
| KR100803666B1 (ko) * | 2006-07-26 | 2008-02-19 | 삼성전자주식회사 | 스택형 반도체 장치 및 그 제조 방법 |
| US7419906B2 (en) | 2005-03-25 | 2008-09-02 | Oki Electric Industry Co., Ltd. | Method for manufacturing a through conductor |
| JP2009503809A (ja) * | 2005-06-14 | 2009-01-29 | キュービック・ウエハ・インコーポレーテッド | 背面対前面バイアプロセス |
| US7906363B2 (en) | 2004-08-20 | 2011-03-15 | Zycube Co., Ltd. | Method of fabricating semiconductor device having three-dimensional stacked structure |
| US8008191B2 (en) | 2004-03-31 | 2011-08-30 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing the same |
| US8252628B2 (en) | 2007-03-15 | 2012-08-28 | Sony Corporation | Semiconductor device and method of manufacturing the same |
| JP2013175764A (ja) * | 2007-07-31 | 2013-09-05 | Invensys Corp | 貫通シリコンビアを使用する半導体実装プロセス |
| JP2014517534A (ja) * | 2011-06-06 | 2014-07-17 | マイクロン テクノロジー， インク． | 基板貫通相互接続を有する半導体構成と、基板貫通相互接続を形成する方法 |
| US8846445B2 (en) | 2005-06-14 | 2014-09-30 | Cufer Asset Ltd. L.L.C. | Inverse chip connector |
| US9070678B2 (en) | 2006-11-22 | 2015-06-30 | Tessera, Inc. | Packaged semiconductor chips with array |
| US9099296B2 (en) | 2010-12-02 | 2015-08-04 | Tessera, Inc. | Stacked microelectronic assembly with TSVS formed in stages with plural active chips |
| US9269692B2 (en) | 2010-12-02 | 2016-02-23 | Tessera, Inc. | Stacked microelectronic assembly with TSVS formed in stages and carrier above chip |
| US9640437B2 (en) | 2010-07-23 | 2017-05-02 | Tessera, Inc. | Methods of forming semiconductor elements using micro-abrasive particle stream |
| US10354942B2 (en) | 2010-09-17 | 2019-07-16 | Tessera, Inc. | Staged via formation from both sides of chip |
-
2002
- 2002-06-05 JP JP2002163759A patent/JP2004014657A/ja active Pending
Cited By (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005064451A (ja) * | 2003-07-31 | 2005-03-10 | Fujitsu Ltd | 半導体装置の製造方法及び半導体装置 |
| JP4634045B2 (ja) * | 2003-07-31 | 2011-02-16 | 富士通株式会社 | 半導体装置の製造方法、貫通電極の形成方法、半導体装置、複合半導体装置、及び実装構造体 |
| WO2005088699A1 (en) * | 2004-03-10 | 2005-09-22 | Koninklijke Philips Electronics N.V. | Method of manufacturing an electronic device and a resulting device |
| US8008191B2 (en) | 2004-03-31 | 2011-08-30 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing the same |
| US8704355B2 (en) | 2004-03-31 | 2014-04-22 | Renesas Electronics Corporation | Semiconductor device comprising through-electrode interconnect |
| US8310039B2 (en) | 2004-03-31 | 2012-11-13 | Renesas Electronics Corporation | Semiconductor device |
| US8022529B2 (en) | 2004-03-31 | 2011-09-20 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing the same |
| US7906363B2 (en) | 2004-08-20 | 2011-03-15 | Zycube Co., Ltd. | Method of fabricating semiconductor device having three-dimensional stacked structure |
| US7419906B2 (en) | 2005-03-25 | 2008-09-02 | Oki Electric Industry Co., Ltd. | Method for manufacturing a through conductor |
| JP2009503809A (ja) * | 2005-06-14 | 2009-01-29 | キュービック・ウエハ・インコーポレーテッド | 背面対前面バイアプロセス |
| US10340239B2 (en) | 2005-06-14 | 2019-07-02 | Cufer Asset Ltd. L.L.C | Tooling for coupling multiple electronic chips |
| US9147635B2 (en) | 2005-06-14 | 2015-09-29 | Cufer Asset Ltd. L.L.C. | Contact-based encapsulation |
| US9754907B2 (en) | 2005-06-14 | 2017-09-05 | Cufer Asset Ltd. L.L.C. | Tooling for coupling multiple electronic chips |
| US8846445B2 (en) | 2005-06-14 | 2014-09-30 | Cufer Asset Ltd. L.L.C. | Inverse chip connector |
| US9324629B2 (en) | 2005-06-14 | 2016-04-26 | Cufer Asset Ltd. L.L.C. | Tooling for coupling multiple electronic chips |
| KR100625124B1 (ko) | 2005-08-30 | 2006-09-15 | 삼성전자주식회사 | 스택형 반도체 장치의 제조 방법 |
| KR100803666B1 (ko) * | 2006-07-26 | 2008-02-19 | 삼성전자주식회사 | 스택형 반도체 장치 및 그 제조 방법 |
| US9548254B2 (en) | 2006-11-22 | 2017-01-17 | Tessera, Inc. | Packaged semiconductor chips with array |
| US9070678B2 (en) | 2006-11-22 | 2015-06-30 | Tessera, Inc. | Packaged semiconductor chips with array |
| US11676977B2 (en) | 2007-03-15 | 2023-06-13 | Sony Group Corporation | Semiconductor device |
| US9041179B2 (en) | 2007-03-15 | 2015-05-26 | Sony Corporation | Semiconductor device and method of manufacturing the same |
| US8252628B2 (en) | 2007-03-15 | 2012-08-28 | Sony Corporation | Semiconductor device and method of manufacturing the same |
| US9379155B2 (en) | 2007-03-15 | 2016-06-28 | Sony Corporation | Semiconductor device and method of manufacturing the same |
| JP2013175764A (ja) * | 2007-07-31 | 2013-09-05 | Invensys Corp | 貫通シリコンビアを使用する半導体実装プロセス |
| US9640437B2 (en) | 2010-07-23 | 2017-05-02 | Tessera, Inc. | Methods of forming semiconductor elements using micro-abrasive particle stream |
| US10354942B2 (en) | 2010-09-17 | 2019-07-16 | Tessera, Inc. | Staged via formation from both sides of chip |
| US9620437B2 (en) | 2010-12-02 | 2017-04-11 | Tessera, Inc. | Stacked microelectronic assembly with TSVS formed in stages and carrier above chip |
| US9099296B2 (en) | 2010-12-02 | 2015-08-04 | Tessera, Inc. | Stacked microelectronic assembly with TSVS formed in stages with plural active chips |
| US9368476B2 (en) | 2010-12-02 | 2016-06-14 | Tessera, Inc. | Stacked microelectronic assembly with TSVs formed in stages with plural active chips |
| US9269692B2 (en) | 2010-12-02 | 2016-02-23 | Tessera, Inc. | Stacked microelectronic assembly with TSVS formed in stages and carrier above chip |
| US9583419B2 (en) | 2011-06-06 | 2017-02-28 | Micron Technology, Inc. | Semiconductor constructions having through-substrate interconnects |
| JP2014517534A (ja) * | 2011-06-06 | 2014-07-17 | マイクロン テクノロジー， インク． | 基板貫通相互接続を有する半導体構成と、基板貫通相互接続を形成する方法 |
| US10121738B2 (en) | 2011-06-06 | 2018-11-06 | Micron Technology, Inc. | Semiconductor constructions |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4575782B2 (ja) | ３次元デバイスの製造方法 | |
| US7671460B2 (en) | Buried via technology for three dimensional integrated circuits | |
| KR101387701B1 (ko) | 반도체 패키지 및 이의 제조방법 | |
| JP2004014657A (ja) | 半導体チップおよびその製造方法、ならびに三次元積層半導体装置 | |
| JP4415984B2 (ja) | 半導体装置の製造方法 | |
| US6908785B2 (en) | Multi-chip package (MCP) with a conductive bar and method for manufacturing the same | |
| US7847415B2 (en) | Method for manufacturing a multichip module assembly | |
| US7446424B2 (en) | Interconnect structure for semiconductor package | |
| JP2001267323A (ja) | 半導体装置及びその製造方法 | |
| WO2010035375A1 (ja) | 半導体装置及びその製造方法 | |
| TW202103290A (zh) | 半導體封裝 | |
| US20110101531A1 (en) | Thermo-mechanical stress in semiconductor wafers | |
| CN110310918A (zh) | 用于形成封装的光电传感器阵列的方法和光电传感器集成电路 | |
| JP5025922B2 (ja) | 回路基板、回路基板の製造方法および半導体装置 | |
| TWI819134B (zh) | 高密度基板及具有其之堆疊矽封裝組件 | |
| JP2006253330A (ja) | 半導体装置およびその製造方法 | |
| KR20100066970A (ko) | 반도체 소자 및 이를 포함하는 시스템 인 패키지, 반도체 소자를 제조하는 방법 | |
| KR101095055B1 (ko) | 반도체 소자의 제조 방법 | |
| WO2024021356A1 (zh) | 高深宽比tsv电联通结构及其制造方法 | |
| JP2007042824A (ja) | 電子回路装置とその製造方法 | |
| JP2002110897A (ja) | 半導体装置およびその製造方法 | |
| JP2006041512A (ja) | マルチチップパッケージ用集積回路チップの製造方法及びその方法により形成されたウエハ及びチップ | |
| TWI751702B (zh) | 半導體元件及其製造方法 | |
| KR100983471B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| CN114334805A (zh) | 一种用于3d封装的散热互连形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050415 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050606 |