KR101387701B1 - 반도체 패키지 및 이의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 패키지, 이를 이용한 웨이퍼 스택 패키지 및 이의 제조방법에 관한 것이다. 본 발명의 반도체 패키지는, 칩 패드가 형성된 활성면과 그 반대면인 배면을 갖는 기판과, 상기 칩 패드 및 기판을 수직 관통하며 내측벽에 절연막이 형성된 비아와, 상기 비아의 내부에 충전되고 상기 칩 패드와 전기적으로 연결된 관통전극과, 그리고 상기 관통전극과 일체화되고 재배선된 접속패드를 포함한다.
반도체 패키지, 웨이퍼 스택 패키지, 관통전극, 재배선

Description

반도체 패키지 및 이의 제조방법{SEMICONDUCTOR PACKAGES AND METHODS FOR MANUFACTURING THE SAME}
본 발명은 반도체에 관한 것으로, 보다 구체적으로 반도체 패키지, 이를 이용한 웨이퍼 스택 패키지 및 이의 제조방법에 관한 것이다.
최근의 전자산업의 추세는 경량화, 소형화, 고속화, 다기능화, 고성능화 되어가고 있고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이다. 이러한 것을 가능하게 하는 중요한 기술 중의 하나가 바로 반도체 패키지 기술이라 할 수 있을 것이다. 이러한 최근의 추세에 대응하기 위하여 반도체 칩을 3차원적으로 적층시키는 3D 패키징 기술 개발이 활발하게 이루어지고 있다.
종래 반도체 칩의 적층을 위한 것으로는 와이어를 이용하거나 또는 와이어 및 솔더볼을 이용하여 수개의 반도체 칩들을 상하로 적층하여 전기적으로 연결하는 기술이 있다. 이러한 적층기술은 상하 칩들간의 와이어 본딩을 위한 간격이나 솔더볼의 배치를 위한 추가적인 영역이 필요하므로 칩들간의 배선길이가 길어져 동작속도가 느리고 실장면적이 크다는 문제점이 있다.
상술한 적층기술과는 다르게 웨이퍼를 수직으로 관통하는 관통전극을 이용하여 반도체 칩들을 전기적으로 연결하는 이른바 웨이퍼 스택 패키지(Wafer Stack Package) 기술이 있다. 이 기술은 전자의 적층기술과 비교하여 와이어나 솔더볼 부착을 위한 칩들간의 간격과 추가적인 영역이 필요없어 전체 두께와 실장면적을 줄일 수 있게 되었고 또한 칩들간의 배선길이도 짧아져 전자제품의 고성능 및 소형화 구현에 유리한 기술로 주목받고 있다. 따라서, 반도체 제품의 경박단소화와 더불어 다기능화 및 고성능화를 위해 웨이퍼 스택 패키지 기술을 더욱 더 발전시킬 필요가 있을 것이다.
본 발명은 상술한 종래 기술에서의 필요에 부응하기 위해 안출된 것으로, 본 발명의 목적은 웨이퍼 스택 패키지 기술에 적용시킬 수 있는 반도체 패키지, 이를 이용한 웨이퍼 스택 패키지 및 이의 제조방법을 제공함에 있다.
상기 목적을 구현할 수 있는 본 발명의 실시예에 따른 반도체 패키지는, 칩 패드가 형성된 활성면과 그 반대면인 배면을 갖는 기판과; 상기 칩 패드 및 상기 기판을 수직 관통하며 내측벽에 절연막이 형성된 비아와; 상기 비아의 내부에 충전되고 상기 칩 패드와 전기적으로 연결된 관통전극과; 그리고 상기 관통전극과 일체화되고 상기 배면에 배치된 접속패드를 포함하는 것을 특징으로 한다.
본 실시예의 반도체 패키지에 있어서, 상기 칩 패드는 상기 기판의 양측 가장자리 각각에 인접한 제1 및 제2 칩 패드를 포함하고, 상기 관통전극은 상기 제1 및 제2 칩 패드 각각과 전기적으로 연결된 제1 및 제2 관통전극을 포함할 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 접속패드는 상기 제1 및 제2 관통전극 각각과 일체화된 제1 및 제2 접속패드를 포함할 수 있다. 상기 제1 및 제2 접속패드는 상기 제1 및 제2 관통전극 각각과 상하 정렬된 위치에 배치될 수 있다. 상기 제1 접속패드는 상기 제1 관통전극과 상하 정렬된 위치에 배치되고, 상기 제2 접속패드는 상기 제2 관통전극과 상하 정렬되지 아니하고 재배선된 위치에 배치될 수 있다. 상기 제1 및 제2 접속패드는 상기 제1 및 제2 관통전극 각각과 상하 정렬 되지 아니하고 재배선된 위치에 배치될 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 관통전극과 일체화되지 아니하고 상기 기판의 배면에 고립된 형태의 패턴을 더 포함할 수 있다. 상기 기판의 배면에 형성되어 상기 접속패드를 보호하는 보호막을 더 포함할 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 관통전극의 상면은 상기 칩 패드의 상면과 같은 레벨을 이룰 수 있다. 상기 관통전극의 상면은 상기 칩 패드의 상면 위로 돌출될 수 있다. 상기 칩 패드의 상면 위로 돌출된 관통전극의 상면을 피복하는 전도성 막을 더 포함할 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 관통전극과 상기 접속패드는 동일한 전도체로 구성될 수 있다. 상기 접속패드는 파워라인 또는 접지라인으로 이용될 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 접속패드와 전기적으로 연결되는 접속단자를 더 포함할 수 있다. 상기 관통전극과 전기적으로 연결되는 접속단자를 더 포함할 수 있다. 상기 접속패드와 상기 기판의 배면 사이에 개재되어 상기 접속패드를 상기 기판의 배면에 부착시키는 절연성 접착제를 더 포함할 수 있다.
상기 목적을 구현할 수 있는 본 발명의 실시예에 따른 웨이퍼 스택 패키지는, 관통전극들과 일체로 구성된 접속패드들을 포함하는 제1 반도체 칩과, 상기 제1 반도체 칩과는 상기 관통전극들을 매개로 전기적으로 연결되도록 적층되는 제2 반도체 칩을 포함하고, 상기 제1 반도체 칩은 상기 관통전극들과 상하 정렬되지 않는 위치에 배치되어 상기 제2 반도체 칩과 전기적으로 연결되도록 재배선된 접속패 드를 포함하는 것을 특징으로 한다.
본 실시예의 웨이퍼 스택 패키지에 있어서, 상기 관통전극들은 제1 및 제2 관통전극을 포함하고, 상기 접속패드들은 상기 제1 관통전극과 일체화된 제1 접속패드와 상기 제2 관통전극과 일체화된 제2 접속패드를 포함하고, 상기 제2 반도체 칩은 상기 제1 접속패드를 매개로 상기 제1 관통전극과 전기적으로 연결되는 제1 칩 패드와 상기 제2 접속패드를 매개로 상기 제2 관통전극과 전기적으로 연결되는 제2 칩 패드를 포함하고, 상기 제1 접속패드는 상기 제1 관통전극 및 상기 제1 칩 패드와 상하 정렬되고, 상기 제2 접속패드는 상기 제2 관통전극과는 상하 정렬되지 아니하고 상기 제2 칩 패드와는 상하 정렬되도록 재배선된 것일 수 있다.
본 실시예의 웨이퍼 스택 패키지에 있어서, 상기 관통전극들은 제1 및 제2 관통전극을 포함하고, 상기 접속패드들은 상기 제1 관통전극과 일체화된 제1 접속패드와 상기 제2 관통전극과 일체화된 제2 접속패드를 포함하고, 상기 제2 반도체 칩은 상기 제1 접속패드를 매개로 상기 제1 관통전극과 전기적으로 연결되는 제1 칩 패드와 상기 제2 접속패드를 매개로 상기 제2 관통전극과 전기적으로 연결되는 제2 칩 패드를 포함하고, 상기 제1 접속패드는 상기 제1 관통전극과는 상하 정렬되지 아니하고 상기 제1 칩 패드와는 상하 정렬되어 접속되도록 재배선되고, 상기 제2 접속패드는 상기 제2 관통전극과는 상하 정렬되지 아니하고 상기 제2 칩 패드와는 상하 정렬되어 접속되도록 재배선된 것일 수 있다.
본 실시예의 웨이퍼 스택 패키지에 있어서, 상기 제1 반도체 칩과 상기 제2 반도체 칩은 서로 다른 종류의 반도체 칩일 수 있다.
본 실시예의 웨이퍼 스택 패키지에 있어서, 상기 제2 반도체 칩 상에 상기 제1 반도체 칩이 적층되고, 상기 제1 반도체 칩의 재배선 접속패드가 상기 제2 반도체 칩에 접속되어 상기 제1 및 제2 반도체 칩이 전기적으로 연결된 이종 다이 스택 패키지와; 상기 이종 다이 스택 패키지 상에 전기적으로 연결되도록 적층되고, 상기 제1 반도체 칩이 복수개 적층되어 상기 관통전극들에 의해 상기 복수개의 제1 반도체 칩들이 서로 전기적으로 연결된 동종 다이 스택 패키지를 포함할 수 있다.
상기 목적을 구현할 수 있는 본 발명의 실시예에 따른 반도체 패키지의 제조방법은, 기판을 제공하는 것과; 상기 기판을 박형화하는 것과; 상기 기판에 전도성 캐리어를 부착하는 것과; 상기 기판에 비아를 형성하는 것과; 상기 비아를 전도체로 매립하여, 상기 전도체를 상기 전도성 캐리어에 전기적으로 연결시키는 것과; 그리고 상기 전도성 캐리어를 패터닝하여, 상기 전도체로부터 관통전극들을 형성하고 상기 전도성 캐리어로부터 상기 관통전극들과 일체화된 접속패드들을 형성하는 것을 포함한다.
본 실시예의 방법에 있어서, 상기 기판을 박형화 한 이후에 상기 기판에 전도성 캐리어를 부착하고; 그리고 상기 전도성 캐리어를 부착한 이후에 상기 전도성 캐리어를 노출시키는 비아을 상기 기판에 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 기판에 비아를 형성하는 것은 상기 전도성 캐리어를 에치 스톱퍼로 하는 에칭으로 상기 기판을 수직 관통시키는 것을 포함할 수 있다. 상기 비아의 내측벽에 절연막을 형성하는 것을 더 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 기판에 비아를 형성한 이후에 상기 기판을 박형화하여 상기 비아가 상기 기판을 관통하도록 하고; 그리고 상기 기판을 박형화한 이후에 상기 기판에 전도성 캐리어를 부착하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 기판에 비아를 형성하는 것은 상기 기판이 관통되지 않을 정도로 상기 기판을 에칭하는 것을 포함할 수 있다. 상기 비아의 내측벽과 바닥면에 절연막을 형성하는 것을 더 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 접속패드들을 형성하는 것은 상기 관통전극들과 상하 정렬되는 패드들을 형성하는 것을 포함할 수 있다. 상기 접속패드들을 형성하는 것은 상기 관통전극들과 상하 정렬되지 아니하고 재배선된 패드들을 형성하는 것을 포함할 수 있다. 상기 접속패드들을 형성하는 것은 상기 관통전극들 중에서 어느 하나와 상하 정렬되는 패드와 상기 관통전극들 중에서 다른 하나와 상하 정렬되지 아니하고 재배선된 패드를 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 비아를 전도체로 매립하는 것은 상기 캐리어를 씨드로 이용하는 도금법을 채택할 수 있다.
본 실시예의 방법에 있어서, 상기 접속패드들을 형성하는 것과 동시에 상기 전도성 캐리어의 일부를 상기 기판의 배면에 고립된 형태의 패턴으로 형성하는 것을 더 포함할 수 있다. 상기 기판의 배면에 상기 접속패드들을 보호하는 보호막을 형성하는 것을 더 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 기판에 전도성 캐리어를 부착하는 것은 상기 기판과 동일한 외주면을 갖는 전도성 플레이트를 절연성 접착제의 개재하에 상기 기판에 부착하는 것을 포함할 수 있다. 상기 전도체는 상기 전도성 플레이트와 동일한 물질을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 접속패드들과 전기적으로 연결되는 접속단자들을 더 형성하는 것을 포함할 수 있다. 상기 관통전극들과 전기적으로 연결되는 접속단자들을 더 형성하는 것을 포함할 수 있다.
상기 목적을 구현할 수 있는 본 발명의 변형 실시예에 따른 반도체 패키지의 제조방법은, 칩 패드가 형성된 활성면과 그 반대면인 비활성면을 포함하는 기판을 제공하는 단계와; 상기 기판의 비활성면을 제거하여, 배면을 노출시키고 상기 기판에 비해 얇은 두께를 가지는 박형 기판을 형성하는 단계와; 상기 박형 기판의 배면에 전도성 캐리어를 부착하는 단계와; 상기 박형 기판을 수직 관통하는 비아를 형성하여 상기 비아를 통해 상기 전도성 캐리어를 노출시키는 단계와; 상기 비아의 내측벽에 절연막을 형성하는 단계와; 상기 비아를 전도체로 매립하여, 상기 전도체를 상기 전도성 캐리어에 전기적으로 연결시키는 단계와; 그리고 상기 전도성 캐리어를 패터닝하여, 상기 전도체로부터 관통전극들을 형성하고 상기 박형 기판의 배면에 상기 관통전극들과 일체화된 접속패드들을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 변형 실시예의 방법에 있어서, 상기 전도성 캐리어를 부착하는 단계는 상기 박형 기판의 배면에 상기 박형 기판의 폭과 동일한 외주면을 가지는 금속 플레이트를 절연성 접착제를 매개로 상기 박형 기판의 배면에 부착하는 것일 수 있다.
본 변형 실시예의 방법에 있어서, 상기 비아를 형성하는 단계는 상기 전도성 캐리어를 에치 스톱퍼로 하는 식각으로 상기 칩 패드와 상기 박형 기판을 수직 관 통하는 홀을 형성하는 것일 수 있다.
본 변형 실시예의 방법에 있어서, 상기 절연막을 형성하는 단계는 상기 비아의 내측벽을 열산화시켜 상기 내측벽에 절연막을 형성하는 것일 수 있다. 상기 절연막을 형성하는 단계는 상기 비아의 내측벽과 바닥면에 절연물을 증착시키고 상기 바닥면에 증착된 절연물을 선택적으로 제거하여 상기 내측벽에 스페이서 형태의 절연막을 형성하는 것일 수 있다.
본 변형 실시예의 방법에 있어서, 상기 비아를 전도체로 매립하는 단계는 상기 전도성 캐리어를 씨드로 이용하여 상기 비아 내에서 상기 전도성 캐리어를 구성하는 전도체와 동일한 물질을 성장시키는 도금법을 이용하는 것일 수 있다. 상기 비아를 전도체로 매립하는 단계는 상기 비아의 내부에 상기 전도성 캐리어를 구성하는 전도체와 동일한 물질을 증착시키는 것일 수 있다.
본 변형 실시예의 방법에 있어서, 상기 비아를 전도체로 매립하는 단계는 상기 전도체의 상면이 상기 칩 패드의 상면과 같은 레벨을 이루어 상기 전도체의 상면과 상기 칩 패드의 상면이 공면을 이루도록 하는 것일 수 있다. 상기 비아를 전도체로 매립하는 것은 상기 전도체의 상면이 상기 칩 패드의 상면보다 돌출되도록 하는 것일 수 있다. 상기 칩 패드의 상면보다 돌출된 상기 전도체의 상면을 피복하는 전도성 막을 형성하는 단계를 더 포함할 수 있다.
본 변형 실시예의 방법에 있어서, 상기 접속패드들을 형성하는 단계는 상기 관통전극들과 상하 정렬되는 패드들을 형성하는 것일 수 있다. 상기 접속패드들을 형성하는 단계는 상기 관통전극들과 상하 정렬되지 아니하고 재배선된 패드들을 형 성하는 것일 수 있다. 상기 접속패드들을 형성하는 단계는 상기 관통전극들 중에서 어느 하나와 상하 정렬되는 패드와 상기 관통전극들 중에서 다른 하나와 상하 정렬되지 아니하고 재배선된 패드를 형성하는 것일 수 있다.
본 변형 실시예의 방법에 있어서, 상기 접속패드들을 형성하는 단계와 동시에 상기 전도성 캐리어의 일부를 상기 관통전극들과 일체화되지 않고 상기 박형 기판의 배면에 고립된 형태의 패턴으로 형성하는 단계를 더 포함할 수 있다. 상기 박형 기판의 배면에 상기 접속패드들을 보호하는 보호막을 형성하는 단계를 더 포함할 수 있다.
본 변형 실시예의 방법에 있어서, 상기 접속패드들과 전기적으로 연결되는 접속단자들을 형성하는 단계를 더 포함할 수 있다. 상기 관통전극들과 전기적으로 연결되는 접속단자들을 형성하는 단계를 더 포함할 수 있다.
상기 목적을 구현할 수 있는 본 발명의 다른 변형 실시예에 따른 반도체 패키지의 제조방법은, 칩 패드가 형성된 활성면과 그 반대면인 비활성면을 포함하는 기판을 제공하는 단계와; 상기 기판에 비아를 형성하는 단계와; 상기 비아의 내측면 및 바닥면에 절연막을 형성하는 단계와; 상기 기판의 비활성면을 제거하여, 배면을 노출시키고 상기 기판에 비해 얇은 두께를 가지는 박형 기판을 형성하는 단계와; 상기 박형 기판의 배면에 전도성 캐리어를 부착하는 단계와; 상기 비아를 전도체로 매립하여, 상기 전도체를 상기 전도성 캐리어와 전기적으로 연결시키는 단계와; 그리고 상기 전도성 캐리어를 패터닝하여, 상기 전도체로부터 관통전극들을 형성하고 상기 박형 기판의 배면에 상기 관통전극들과 일체화된 접속패드들을 형성하 는 단계를 포함하는 것을 특징으로 한다.
본 다른 변형 실시예의 방법에 있어서, 상기 비아를 형성하는 단계는 상기 칩 패드를 수직 관통하며 상기 기판이 수직 관통되지 않을 정도로 상기 내측벽 및 바닥면을 가지는 홀을 형성하는 것일 수 있다.
본 다른 변형 실시예의 방법에 있어서, 상기 절연막을 형성하는 단계는 상기 비아의 내측벽 및 바닥면을 열산화시키는 것일 수 있다. 상기 절연막을 형성하는 단계는 상기 비아의 내측면 및 바닥면에 절연물을 증착하는 것일 수 있다.
본 다른 변형 실시예의 방법에 있어서, 상기 박형 기판을 형성하는 단계는 상기 비아의 바닥면이 제거되도록 상기 기판의 비활성면을 제거하여 상기 박형 기판의 배면을 통해 상기 비아가 노출되는 것일 수 있다.
본 다른 변형 실시예의 방법에 있어서, 상기 전도성 캐리어를 부착하는 단계는 상기 박형 기판의 배면에 상기 박형 기판의 폭과 동일한 외주면을 가지는 금속 플레이트를 절연성 접착제를 매개로 상기 박형 기판의 배면에 부착하는 것일 수 있다.
본 다른 변형 실시예의 방법에 있어서, 상기 비아를 전도체로 매립하는 단계는 상기 전도성 캐리어를 씨드로 이용하여 상기 비아 내에서 상기 전도성 캐리어를 구성하는 전도체와 동일한 물질을 성장시키는 도금법을 이용하는 것일 수 있다. 상기 비아를 전도체로 매립하는 단계는 상기 비아의 내부에 상기 전도성 캐리어를 구성하는 전도체와 동일한 물질을 증착시키는 것일 수 있다.
본 다른 변형 실시예의 방법에 있어서, 상기 비아를 전도체로 매립하는 단계 는 상기 전도체의 상면이 상기 칩 패드의 상면과 같은 레벨을 이루어 상기 전도체의 상면과 상기 칩 패드의 상면이 공면을 이루도록 하는 것일 수 있다. 상기 비아를 전도체로 매립하는 단계는 상기 전도체의 상면이 상기 칩 패드의 상면보다 돌출되도록 하는 것일 수 있다. 상기 칩 패드의 상면보다 돌출된 상기 전도체의 상면을 피복하는 전도성 막을 형성하는 단계를 더 포함할 수 있다.
본 다른 변형 실시예의 방법에 있어서, 상기 접속패드들을 형성하는 단계는 상기 관통전극들과 상하 정렬되는 패드들을 형성하는 것일 수 있다. 상기 접속패드들을 형성하는 단계는 상기 관통전극들과 상하 정렬되지 아니하고 재배선된 패드들을 형성하는 것일 수 있다. 상기 접속패드들을 형성하는 단계는 상기 관통전극들 중에서 어느 하나와 상하 정렬되는 패드와 상기 관통전극들 중에서 다른 하나와 상하 정렬되지 아니하고 재배선된 패드를 형성하는 것일 수 있다.
본 다른 변형 실시예의 방법에 있어서, 상기 접속패드들을 형성하는 단계와 동시에 상기 전도성 캐리어의 일부를 상기 관통전극들과 일체화되지 않고 상기 박형 기판의 배면에 고립된 형태의 패턴으로 형성하는 단계를 더 포함할 수 있다. 상기 박형 기판의 배면에 상기 접속패드들을 보호하는 보호막을 형성하는 단계를 더 포함할 수 있다.
본 다른 변형 실시예의 방법에 있어서, 상기 접속패드들과 전기적으로 연결되는 접속단자들을 형성하는 단계를 더 포함할 수 있다. 상기 관통전극들과 전기적으로 연결되는 접속단자들을 형성하는 단계를 더 포함할 수 있다.
본 발명에 의하면, 금속 플레이트를 캐리어로 사용하여 비아 형성시 에칭 스톱퍼로서 활용하고, 도금법을 이용한 비아 필링시 캐리어를 씨드로 이용할 수 있고, 비아 필링시 보이드 문제를 제거할 수 있으며, 금속 플레이트를 패터닝하여 재배선 패드를 형성할 수 있으며, 패드를 파워라인과 접지라인으로 활용할 수 있다. 따라서, 반도체 패키지의 전기적 특성 및 열적 특성을 향상시킬 수 있는 효과를 얻을 수 있고, 추가적인 재배선 공정이 필요없어 공정 단순화 및 원가절감을 이룩할 수 있는 효과가 있다.
이하, 본 발명에 따른 반도체 패키지, 이를 이용한 웨이퍼 스택 패키지 및 이의 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
도 1a는 본 발명의 실시예에 따른 반도체 패키지를 도시한 단면도이고, 도 1b는 본 발명의 실시예에 따른 반도체 패키지의 변형예를 도시한 단면도이다.
도 1a를 참조하면, 본 실시예의 반도체 패키지(100)는 배면 연마와 같은 기판 박형화 공정을 통해 박형화된 기판(103)을 포함하는 칩(다이) 단위의 패키지이다. 이와 달리, 본 실시예의 반도체 패키지(100)는 웨이퍼 레벨 패키지일 수 있다. 기판(103)은 활성면(102a)과 배면(102d)과 측면(102c)을 가진다. 기판(103)은 가령 실리콘 웨이퍼의 극히 일부만을 나타낸 것일 수 있고, 측면(102c)은 실리콘 웨이퍼에서 하나의 칩을 구획시키는 스크라이브 레인(scribe lane)을 따라 절단된 면에 상당할 수 있다. 기판(103)에는 집적회로가 형성되어 있으며, 활성면(102a)에는 집적회로와 전기적으로 연결된 칩 패드들(104)이 측면(102c)에 인접하게 배치될 수 있다. 이와 다르게, 칩 패드들(104)은 기판(103)의 센터에 형성될 수 있다.
기판(103)은 비아(112)를 포함하고, 비아(112)는 측면(102c)에 인접하게 배치될 수 있다. 비아(112)는 칩 패드(104)의 상면(104a)으로부터 배면(102d)까지 연장되어 기판(103)을 수직 관통한다. 비아(112)는 가령 원통형의 홀 형태를 지닐 수 있다. 비아(112)는 관통전극(117a,117b)으로 채워지고, 관통전극(117a,117b)은 칩 패드(104)와 전기적 연결된다. 관통전극(117a,117b)은 비아(112)의 내측벽에 형성된 절연막(114)에 의해 기판(103)과 전기적으로 절연된다. 관통전극(117a,117b)은 칩 패드(104)의 상면(104a) 위로 돌출되지 않을 수 있다.
기판(103)의 배면(102d)에는 관통전극(117a,117b)과 일체로 구성된 접속패드(110a,110b)가 형성되어 있다. 접속패드(110a,110b)와 배면(102d) 사이에는 절연성 접착제(108)가 배치될 수 있다. 접속패드(110a,110b)는 관통전극(117a,117b)과 상하 정렬된 위치에 배치될 수 있다. 다른 양상으로, 접속패드(110a,110b)는 관통전극(117a,117b)과 상하 정렬된 위치에서 벗어나 위치에 즉 재배선된 위치에 배치될 수 있다. 또 다른 양상으로, 접속패드(110a,110b) 중에서 제1 접속패드(110a)는 제1 관통전극(117a)과 상하 정렬되는 위치에 배치될 수 있고, 제2 접속패드(110b) 는 제2 관통전극(117b)과 상하 정렬되는 위치에서 벗어나는 위치에 즉 재배선된 위치에 배치될 수 있다. 즉, 제2 접속패드(110b)는 이른바 재배선 패드라 할 수 있다. 제1 및 제2 접속패드(110a,110b) 각각 또는 모두는 기존의 솔더볼이나 범프 형태가 아닌 라인 형태로 형성될 수 있고 또한 비교적 큰 면적을 가지도록 형성될 수 있다. 이에 따라, 제1 및 제2 접속패드(110a,110b)는 파워라인이나 접지라인으로 용이하게 활용될 수 있어서, 반도체 패키지(100)의 전기적 특성을 향상시키는데 일조를 할 수 있다.
기판(103)의 배면(102d)에는 접속패드(110a,110b)를 보호하는 보호막(118)이 더 형성되어 있을 수 있다. 보호막(118)은 기판(103)의 활성면(102a)이나 측면(102c)에 더 형성되어 있을 수 있다. 기판(103)의 배면(102d)에는 관통전극(117a,117b)과 일체화되지 아니하고 고립된 형태의 패턴(110c)이 더 형성될 수 있다. 이러한 패턴(110c)은 보호막(118)을 평탄하게 형성하는데 도움이 될 수 있으며, 반도체 패키지(100)에서 발생하는 열을 방출하거나 전달하는 매개체로 작용할 수 있어 반도체 패키지(100)의 열특성을 향상시킬 수 있다.
도 1b를 참조하면, 선택적으로 제1 및 제2 접속패드(110a,110b)에는 솔더볼이나 범프와 같은 접속단자(111a)가 추가로 더 부착되어 있을 수 있다. 일례로서, 접속단자(111a)는 보호막(118) 밖으로 돌출된 제1 접속패드(110a)를 모두 감싸는 형태일 수 있다. 반도체 패키지(100)가 다른 칩이나 패키지와 전기적으로 연결되는 경우 제1 및 제2 접속패드(110a,110b)가 칩이나 패키지에 직접적으로 접속될 수 있고, 이와 다르게 제1 및 제2 접속패드(110a,110b)가 접속단자(111a)를 매개로 칩이 나 패키지에 접속될 수 있다. 선택적으로, 관통전극(104a)과 전기적으로 연결되는 솔더볼이나 범프와 같은 접속단자(111b)가 추가로 더 부착되어 있을 수 있다. 접속단자(111b)는 관통전극(104a) 및 칩 패드(104) 모두에 전기적으로 연결되도록 부착될 수 있다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다.
도 2a를 참조하면, 활성면(102a)과 그 반대면인 비활성면(102b)을 구비하며 가령 제1 두께(t1)를 가지는 기판(102)을 준비한다. 기판(102)은 실리콘 웨이퍼일 수 있다. 기판(102)이 실리콘 웨이퍼인 경우 제1 두께(t1)는 베어 웨이퍼(bare wafer)의 초기 두께일 수 있다. 기판(102)은 가령 칩 스케일로 제조될 일부만을 나타낸 것에 불과하며 이하의 도면에서도 마찬가지이다. 기판(102)에는 주지된 공정에 의해 집적회로가 마련되며 활성면(102a)에는 그 집적회로와 전기적으로 연결된 칩 패드(104)가 배치된다. 칩 패드(104)는 알루미늄(Al)이나 구리(Cu)를 비롯한 금속이나 합금 등의 전도성 재료로 구성될 수 있다. 기판(102)은 칩 절단 영역인 스크라이브 레인(102s)에 의해 구획될 수 있고, 칩 패드(104)는 그에 인접하게 복수개 배치될 수 있다. 그러나, 칩 패드(104)의 배치는 상술한 바에 한정되지 아니한다. 활성면(102a)에는 집적회로를 보호하는 절연막 등을 비롯한 기타 여러가지 패턴이 형성되어 있을 수 있으나 이러한 것들은 본 발명을 이해하는데 반드시 필요한 것이 아니므로 편의상 이들에 대한 자세한 설명과 도시는 생략하기로 한다.
기판(102)이 준비되면 절단면(106)을 따라 기판(102)의 비활성면(102b)으로부터 일정 두께(t3)를 제거하여 기판(102)을 초기 제1 두께(t1)에서 제2 두께(t2)로 얇게 가져가는 이른바 기판 박형화 공정(Substrate Thinning)을 진행한다. 기판 박형화 공정은 연마기를 이용하여 비활성면(102b)을 연마하거나, 또는 화학기계적 연마법(CMP)을 이용하여 비활성면(102b)을 연마하거나, 또는 습식이나 건식 에칭법을 이용하여 비활성면(102b)을 제거하여 구현할 수 있다. 기판 박형화 공정을 통해 기판(102)을 박막화하게 되면 최종적으로 얻게 될 반도체 패키지의 전체 두께가 얇아지므로 반도체 제품의 박형화에 도움이 될 것이다. 또한, 기판(102)이 박막화되면 후속하는 비아 형성 공정(Via Formation)이 용이해지고 비아 필링 공정(Via Filling)에서 심(seam)이나 보이드(void) 등과 같은 공정불량이 발생할 가능성이 최소화될 수 있다.
도 2b를 참조하면, 기판 박형화 공정에 의해 배면(102d)이 드러나고 제2 두께(t2)를 가지는 기판(103)이 준비된다. 여기서의 기판(103)은 앞서의 기판(102)과 구별하기 위해 박형 기판(103;thinned substrate)이라 지칭하기로 한다. 기판(102)과 박형 기판(103)은 전혀 별개의 기판을 나타내는 것이 아니라 두께 차이에 따라 편의상 구별한 것에 불과함에 유의하여야 할 것이다.
박형 기판(103)이 준비되면 배면(102d)에 캐리어(110;carrier)를 부착하는 이른바 캐리어 라미네이션 공정(Carrier Lamination)을 실시한다. 캐리어(110)는 금속이나 합금 등 전도성 재료, 예를 들어, 전기전도성이 비교적 우수한 구리(Cu), 알루미늄(Al), 니켈(Ni), 백금(Pt), 은(Ag), 금(Au) 또는 이들의 조합으로 구성되는 것이 바람직하다. 캐리어(110)는 박형 기판(103)의 형태와 크기와 동일 유사한 플레이트 형태일 수 있다. 예를 들어, 박형 기판(103)과 캐리어(110)는 같은 크기를 갖게 되어 박형 기판(103)의 외주면(102e)과 캐리어(110)의 외주면(110e)은 같은 수직면을 이룰 수 있다. 이와 더불어, 박형 기판(103)이 디스크 형태이면 캐리어(110)도 역시 디스크 형태를 지닐 수 있다.
캐리어(110)와 박형 기판(103)과의 전기적 절연과 신뢰성있는 부착을 보장하기 위해 캐리어(110)와 배면(102d) 사이에 절연성 접착막(108)이 삽입될 수 있다. 일례로서 절연성 접착막(108)으로는 에폭시 계열의 액상 또는 필름 형태의 접착제, 혹은 실리콘 계열의 액상 또는 필름 형태의 접착제가 채택될 수 있다. 금속 재질의 캐리어(110)가 박형 기판(103)에 부착되므로, 기판 박형화 공정에 따른 박형 기판(103)의 강도 약화는 캐리어(110)에 의해 보상될 수 있다. 이에 더하여, 캐리어(110)가 박형 기판(103)에 부착되므로써, 공정 진행중 박형 기판(103)의 핸들링이 용이해지며 혹시 발생할 수 있는 박형 기판(103)의 휨(warpage)이나 파손 현상이 억제될 수 있다.
도 2c를 참조하면, 칩 패드(104)로부터 배면(102d)까지 연장되어 박형 기판(103)을 수직 관통하는 비아(112)를 형성하는 비아 형성 공정(Via Formation)을 진행한다. 비아(112)는 그 상부는 개구되고, 내측벽(112a)은 박형 기판(103)의 일부로 구성되고, 바닥면(112b)은 캐리어(110)의 일부로 구성된 가령 원통형 홀(hole) 형상을 지닐 수 있다.
비아 형성 공정은 습식 에칭, 건식 에칭, 또는 레이저 드릴링 방법을 적용하여 실시할 수 있다. 비아 형성 공정은 박형 기판(103)을 수직으로 뚫는 것이므로, 예를 들어, 반응성 이온 에칭 또는 스퍼터 에칭 또는 플라즈마 에칭과 같은 건식 에칭 방법 또는 레이저 드릴링 방법을 선택하는 것이 바람직하다. 특히, 건식 에칭에서의 마스크 제작이나 포토 공정 등이 필요없고 비아(112)의 깊이나 폭을 비교적 용이하게 설정할 수 있는 레이저 드릴링 방법을 채택하는 것이 바람직하다고 볼 수 있다. 비아 형성 공정시 레이저 드릴링이나 건식 에칭에 의해 칩 패드(104), 박형 기판(103) 및 접착막(108)은 그 일부가 제거되지만 캐리어(110)는 제거되지 아니한다. 즉, 캐리어(110)는 건식 에칭이나 레이저 드릴링에 있어서 에치 스톱퍼(etch stopper) 역할을 하게 된다. 박형 기판(103)은 기판 박형화 공정을 통해 비교적 얇은 두께(t2)로 가공되었으므로, 박형 기판(103)의 에칭 깊이가 그리 크지 않게 되고 이에 따라 비아(112)를 비교적 용이하게 형성할 수 있게 된다. 더불어, 예를 들어 내측벽(112a)이 수직한 형태를 이루거나 또는 경사진 형태를 이루도록 비아(112)의 형태를 임의적으로 용이하게 형성할 수 있게 된다.
비아(112)가 형성되면 그 내측벽(112a)에 절연막(114)을 형성한다. 절연막(114)은 비아(112)에 형성될 관통전극(도 1의 117a,117b)과 내측벽(112a)과의 접촉에 따른 전기적 쇼트 발생을 방지한다. 절연막(114)은 내측벽(112a), 즉 박형 기판(103) 중에서 비아(112)에 의해 노출된 부분에는 선택적으로 형성되지만, 바닥면(112b)에는 형성되지 않도록 하는 것이 바람직하다. 일례로, 절연막(114)은 열산 화 공정을 진행하여 내측벽(112a)에 선택적으로 절연물이 증착되게 하여 형성할 수 있다. 열산화 공정에 있어서 내측벽(112a)은 산화되지만 바닥면(112b)을 구성하는 캐리어(110)는 산화되지 않을 정도의 증착온도를 설정하는 것이 바람직하다 할 것이다. 가령, 내측벽(112a)을 이루는 실리콘은 산화되지만 캐리어(110)를 이루는 구리(Cu)는 산화되지 않을 정도의 온도를 증착온도로 채택할 수 있을 것이다. 열산화 공정에 의해 캐리어(110)가 산화되어 바닥면(112b)에 산화물이 증착되는 경우 그 산화물을 제거하는 에칭, 가령 습식이나 건식 에칭을 더 진행할 수 있다.
절연막(114)은 다음의 도 3a 내지 도 3c에 도시된 바와 같은 방법을 적용하여 형성할 수 있다. 도 3a를 참조하면, 비아(112)의 내측벽(112a)과 바닥면(112b)을 따라 절연막(130)을 가령 화학기상증착법(CVD)이나 물리기상증착법(PVD)과 같은 주지된 방법을 이용하여 증착시킨다. 이 때, 박형 기판(103)의 활성면(102a)에도 절연막(130)이 형성될 수 있다. 절연막(130)은 박형 기판(103) 및 칩 패드(104)와 식각 선택비가 있는 것으로 형성하는 것이 바람직하다. 절연막(130)이 형성되면 비아(112)를 마스크 막(132)으로 충진시킨다. 마스크 막(132)은 일례로 포토레지스트로 형성할 수 있다. 도 3b를 참조하면, 마스크 막(132)을 마스크로 하는 에칭으로 절연막(130)을 일부 제거하고 마스크 막(132)을 제거하면 비아(112)의 내측벽(112a)과 바닥면(112b)에 선택적으로 증착된 형태의 절연막(113)이 형성된다. 도 3c를 참조하면, 예를 들어 건식 에칭법을 이용하여 절연막(113) 중에서 내측벽(112a)에 증착된 부분(113a)의 상부와 바닥면(112b)에 증착된 부분(113b)을 선택적으로 제거한다. 이에 따라, 비아(112)의 내측벽(112a)에 선택적으로 증착된 가령 스페이서 형태의 절연막(115)이 형성된다.
도 2d를 참조하면, 비아(112)를 전도체(116)로 매립하는 비아 필링 공정(Via Filling)을 실시한다. 비아 필링 공정은 가령 화학기상증착이나 물리기상증착과 같은 증착법을 채택하여 진행할 수 있다. 전도체(116)는 캐리어(110)와 접속되어 전기적으로 연결된다. 박형 기판(103)은 비교적 얇은 두께(t2)를 가지기 때문에 박형 기판(103)을 관통하는 비아(112)는 그 깊이가 그리 크지 않게 된다. 따라서, 비아(112)의 종횡비(aspect ratio)가 비교적 작게 되고 이에 따라 전도체(116)의 매립특성이 우수해진다. 비아 필링 공정으로서 증착법을 채택하는 경우, 전도체(116) 내에서 발생할 수 있는 심(seam)이나 보이드(void) 등이 생겨날 여지가 최소화된다. 전도체(116)로는 캐리어(110)를 구성하는 금속이나 합금과 동일하거나 유사한 물질을 채택할 수 있는데, 전도체(116)와 캐리어(110)와의 신뢰성있는 접촉을 구현하고 이종 물질간의 계면(interface) 발생을 억제한다는 측면에서 동일한 물질을 채택하는 바람직하다 할 것이다. 비아 필링 공정으로서 증착법을 채택하는 경우 전도체(116)가 칩 패드(104) 및 활성면(102a) 상에도 증착될 수 있을 것이다. 이러한 경우, 칩 패드(104) 및 활성면(102a) 상에 증착된 전도체를 제거하기 위해 패터닝 공정, 가령 화학기계적 연마법(CMP) 및 에칭법을 더 진행할 수 있다.
다른 방법으로서, 도금법(Plating)을 이용하여 비아(112) 내부에 전도체(116)를 선택적으로 형성할 수 있다. 비아 필링 공정으로서 도금법을 채택하는 경우, 캐리어(110)가 씨드(seed) 역할을 수행할 수 있어 씨드막을 별도로 형성할 필요가 없어진다. 또한, 비아(112)의 바닥면(도 2c의 112b)을 이루는 캐리어(110)로부터 칩 패드(104)쪽으로 전도체(116)가 성장하는 이른바 상향식(bottom-up) 도금 형태이므로 전도체(116) 내에 심(seam)이나 보이드(void)가 생겨날 여지가 전혀 없게 된다. 이에 더하여, 전도체(116)는 캐리어(110)와 동일한 물질로 구성되기 때문에 전도체(116)와 캐리어(110) 사이에는 이종 물질들간의 계면이 발생할 여지가 전혀 없게 된다. 비아 필링 공정에 있어서, 전도체(116) 내의 심이나 보이드가 발생할 여지가 전혀 없고, 캐리어(110)를 씨드로 활용할 수 있고, 전도체(116)를 캐리어(110)와 동일한 물질로 형성할 수 있는 도금법을 채택하는 것이 바람직하다고 볼 수 있을 것이다. 전도체(116)의 상면(116a)과 칩 패드(104)의 상면(104a)은 공면(coplanar)을 이루도록 서로 같은 레벨에 있을 수 있다.
도 2e를 참조하면, 캐리어(도 2d의 110)를 선택적으로 에칭하는 캐리어 패터닝 공정(Carrier Patterning)을 진행한다. 그리고, 박형 기판(103)이 측면(102c)을 가지도록 쏘잉 공정(Sawing)을 진행하면 관통전극(117a,117b)과 접속패드(110a,110b)를 구비한 칩(다이) 단위의 반도체 패키지(100)가 구현된다. 본 캐리어 패터닝 공정에 의해 전도체(도 2d의 116)와 일체로 된 제1 및 제2 접속패드(110a,110b)가 형성되는데, 전도체(도 2d의 116)는 제1 접속패드(110a)와 연결된 제1 관통전극(117a)과, 제2 접속패드(110b)와 연결된 제2 관통전극(117b)으로 구체화된다. 제1 및 제2 접속패드(110a,110c) 각각은 제1 및 제2 관통전극(117a,117b) 각각을 외부와 전기적으로 연결시키는 접속단자로서의 역할을 담당한다. 제1 및 제2 접속패드(110a,110b)는 캐리어(도 2d의 110)로부터 유래하는 것이므로, 종래와 같이 제1 및 제2 접속패드(110a,110b)를 형성하기 위하여 별도의 접속패드 형성이나 접속패드 부착 공정이 필요없다. 선택적으로, 제1 및 제2 접속패드(110a,110b)의 형성과 동시에 제1 및 제2 관통전극(117a,117b)과 일체화되지 아니하며 배면(102d)에 고립된 형태로 배치되는 패턴(110c)을 더 형성할 수 있다.
제1 및 제2 접속패드(110a,110b)의 형성 위치는 임의적이다. 예를 들어, 제1 접속패드(110a)는 제1 관통전극(117a)과 상하 정렬되는 위치에 오도록 형성할 수 있고, 제2 접속패드(110b)는 제2 관통전극(117b)과 상하 정렬되지 않는 위치에 오도록 형성할 수 있다. 상술한 바와 같은 예에 의하면, 제2 접속패드(110b)는 재배선 패드(Reconfigured Pad)로서의 역할을 담당하는 것이어서 재배선 공정을 추가할 필요가 없다. 제1 접속패드(110a)는 기존의 솔더볼이나 범프 형태가 아닌 라인 형태로 형성될 수 있으므로 파워라인이나 접지라인으로도 활용될 수 있으며, 제2 접속패드(110b)도 그러하다.
선택적으로, 제1 및 제2 접속패드(110a,110b)를 보호하는 보호막(118)을 배면(102d)에 더 형성할 수 있다. 보호막(118)으로는 포토레지스트(PR), 포토솔더레지스트(PSR), 에폭시 몰딩 컴파운드(EMC), 산화막 또는 질화막 등과 같은 절연물로 구성할 수 있다. 보호막(118) 형성시 제1 및 제2 접속패드(110a,110b)는 외부로 노출되어야 할 것이다. 패턴(110c)은 보호막(118)을 평탄하게 형성하는데 도움이 될 수 있으며, 반도체 패키지(100)에서 발생하는 열을 방출하거나 전달하는 매개체로 작용할 수 있어 반도체 패키지(100)의 열특성을 향상시킬 수 있다. 선택적으로, 보호막(118)은 활성면(102a)이나 측면(102c)에 더 형성할 수 있다.
추가적으로, 도 1b에 도시된 바와 같이 제1 및 제2 접속패드(110a,110b)에 전기적으로 접속하는 접속단자(111a)를 더 형성할 수 있다. 일례로, 접속단자(111a)는 보호막(118) 밖으로 돌출된 제1 및 제2 접속패드(110a,110b)를 감싸는 형태, 예를 들어 솔더볼이나 범프 형태로 형성할 수 있다. 아울러, 관통전극(117a,117b)에 전기적으로 접속하는 접속단자(111b)를 더 형성할 수 있다. 일례로, 접속단자(111b)는 관통전극(117a,117b) 및 칩 패드(104)와 접속되는 형태, 가령 솔더볼이나 범프 형태로 형성할 수 있다.
도 4a 및 도 4b는 본 발명의 실시예에 따른 반도체 패키지의 제조방법의 변형예를 각각 도시한 단면도이다. 본 변형예들은 도 2a 내지 도 2e를 참조하여 설명한 실시예와 동일하며 다만 이하의 캐리어 패터닝 공정이 다른 예이다.
도 4a를 참조하면, 도 2a 내지 도 2d를 참조하여 설명한 바와 같은 공정들을 진행하고, 캐리어 패터닝 공정에 있어서 제1 및 제2 접속패드(110a,110b)를 칩 패드(104)와 상하 정렬되는 위치로부터 벗어나도록 형성할 수 있다. 예를 들어, 제1 및 제2 접속패드(110a,110b) 각각을 재배선된 위치에 오도록 형성할 수 있다. 그리고, 박형 기판(103)이 측면(102c)을 갖도록 쏘잉 공정을 완료하면 제1 및 제2 접속패드(110a,110b) 각각이 재배선된 패드(Reconfigured Pad) 역할을 담당하는 칩(다이) 단위의 반도체 패키지(100a)가 구현된다. 제1 및 제2 접속패드(110a,110b) 형성과 동시에 배면(102d)에 고립된 형태의 패턴(110c)을 더 형성할 수 있다. 선택적으로, 제1 및 제2 접속패드(110a,110b)를 보호하는 보호막(118)을 더 형성할 수 있다. 반도체 패키지(100a)는, 도 6b를 참조하여 후술한 바와 같이, 도 2e에 도시 된 반도체 패키지(100)를 적층하기에 곤란한 경우 특히 유용하다.
도 4b를 참조하면, 도 2a 내지 도 2d를 참조하여 설명한 바와 같은 공정들을 진행하고, 캐리어 패터닝 공정에 있어서 제1 및 제2 접속패드(110a,110b)를 칩 패드(104)와 상하 정렬되는 위치에 오도록 형성할 수 있다. 그리고, 박형 기판(103)이 측면(102c)을 갖도록 쏘잉 공정을 진행하면 제1 및 제2 접속패드(110a,110b) 각각이 제1 및 제2 관통전극(117a,117b) 각각과 상하 정렬된 칩(다이) 단위의 반도체 패키지(100b)가 구현된다. 제1 및 제2 접속패드(110a,110b) 형성과 동시에 배면(102d)에 고립된 형태의 패턴(110c)을 더 형성할 수 있다. 선택적으로, 제1 및 제2 접속패드(110a,110b)를 보호하는 보호막(118)을 더 형성할 수 있다.
도 5a 및 도 5b는 발명의 실시예에 따른 반도체 패키지의 제조방법의 다른 변형예를 도시한 단면도이다. 본 다른 변형예는 도 2a 내지 도 2e를 참조하여 설명한 실시예와 동일하며 다만 이하의 비아 필링 공정이 다른 예이다.
도 5a를 참조하면, 도 2a 내지 도 2c를 참조하여 설명한 바와 같은 공정들을 진행하고, 비아 필링 공정에 있어서 가령 도금법을 채택하여 비아(112)를 전도체(116)로써 매립하는 경우 전도체(116)의 상면(116a)이 칩 패드(104)의 상면(104a)보다 돌출되도록 할 수 있다. 전도체(116)의 상면(116a)은 반구형 형태를 지닐 수 있다. 비아 필링 공정은 도금법 이외에 증착법을 이용하여 진행할 수 있다.
도 5b를 참조하면, 도 2d를 참조하여 설명한 바와 같은 캐리어 패터닝 공정 을 진행한다. 그리고, 박형 기판(103)이 측면(102c)을 가지도록 쏘잉 공정을 진행하면 제1 및 제2 관통전극(117a,117b)과 제1 및 제2 접속패드(110a,110b)가 구비된 칩(다이) 단위의 반도체 패키지(100c)가 구현된다. 예를 들어, 제2 접속패드(110b)는 재배선된 패드 형태로 형성할 수 있다. 다른 예로서 도 4a와 같이 제1 및 제2 접속패드(110a,110b)를 재배선된 패드 형태로 형성할 수 있고, 또는 도 4b와 같이 제1 및 제2 접속패드(110a,110b)를 관통전극(117a,117b)과 상하 정렬된 패드 형태로 형성할 수 있다. 제1 및 제2 접속패드(110a,110b) 형성과 동시에 배면(102d)에 고립된 형태로 배치되는 패턴(110c)을 더 형성할 수 있다. 선택적으로, 제1 및 제2 접속패드(110a,110b)를 보호하는 보호막(118)을 배면(102d)에 더 형성할 수 있다.
반도체 패키지(100c)를 복수개 적층시키거나, 또는 이종의 반도체 패키지나 인쇄회로기판 등 다른 디바이스에 적층시키는 경우가 있을 수 있다. 이러한 경우 제1 및 제2 관통전극(117a,117b)과 다른 금속이나 전도체와의 견고한 부착 및/또는 제1 및 제2 관통전극(117a,117b)의 산화를 방지하기 위한 목적으로 칩 패드(104) 위로 돌출된 제1 관통전극(117a)의 상면(119a)과 제2 관통전극(117b)의 상면(119b)을 감싸는 제1 전도성 막(120)을 더 형성할 수 있다. 같은 이유로 보호막(118)의 외부로 돌출된 제1 및 제2 접속패드(110a,110b)를 감싸는 제2 도전성 막(122)을 더 형성할 수 있다. 제1 및 제2 전도막(120,122) 중에서 어느 하나 또는 모두는 일례로 납(Pb)이나 금(Au) 또는 니켈(Ni) 또는 이들의 조합으로 구성될 수 있으며 도금법을 이용하여 형성할 수 있다. 제1 및 제2 도전막(120,122)은 동시에 형성할 수 있고, 이와 다르게 제1 도전막(120)은 제2 도전막(122)보다 먼저, 가령 도 5a의 단 계에서 형성할 수 있다.
도 6a 내지 도 6c는 본 발명의 실시예에 따른 반도체 패키지를 이용한 웨이퍼 스택 패키지의 예들을 나타내는 단면도이다.
도 6a를 참조하면, 본 웨이퍼 스택 패키지(1000)는 서로 다른 종류의 칩(다이)들이 적층된 이른바 이종 다이 스태킹, 구체적으로 도 2e에 도시된 칩(다이) 단위의 반도체 패키지(100)가 이종의 반도체 칩(10; 또는 반도체 패키지) 상에 적층된 예를 나타낸 것이다. 반도체 패키지(100)와 반도체 칩(10)과의 전기적 연결은 반도체 칩(10)에 마련된 제1 및 제2 칩 패드(12a,12b)가 제1 및 제2 접속패드(110a,110b)를 매개로 제1 및 제2 관통전극(117a,117b)과 접속되므로써 구현된다. 특히, 제2 접속패드(110b)는 재배선된 패드이므로 제2 칩 패드(12b)와 제2 관통전극(117b)이 상하 정렬되어 있지 아니하더라도, 제2 관통전극(117b)과 제2 칩 패드(12b)와의 용이한 접속이 가능하다. 따라서, 반도체 칩(10)이나 반도체 패키지(100)에 대한 재배선 공정의 필요성이 전혀 없다.
도 6b를 참조하면, 본 웨이퍼 스택 패키지(1000a)는 이른바 이종 다이 스태킹으로서 도 4a에 도시된 반도체 패키지(100a)가 이종의 반도체 칩(20; 또는 반도체 패키지) 상에 적층된 예를 나타낸 것이다. 반도체 칩(20)의 크기가 너무 큰 경우 도 2e에 도시된 반도체 패키지(100)와 반도체 칩(20) 사이에 전기적 연결이 불가능하거나 극히 곤란한 경우가 있을 수 있다. 이러한 경우, 도 4a에 도시된 반도체 패키지(100a)는 측면(102c)쪽으로 재배선된 제1 및 제2 접속패드(110a,110b)를 가지므로, 제1 및 제2 관통전극(117a,117b)과 제1 및 제2 칩 패드(22a,22b)와의 접 속이 가능해진다. 이에 따라, 반도체 패키지(100a)와 반도체 칩(20)과의 전기적 연결이 용이해진다.
도 6c를 참조하면, 본 웨이퍼 스택 패키지(1000b)는 이른바 동종 다이 스태킹(1100)과 이종 다이 스태킹(1200)이 혼합된 예이다. 이종 다이 스태킹(1200)은 칩(다이) 단위의 반도체 패키지(100)가 이종의 반도체 칩(30; 또는 반도체 패키지) 상에 적층된 것이고, 동종 다이 스태킹(1100)은 칩(다이) 단위의 반도체 패키지(100)가 복수개 적층된 것이다. 이종 다이 스태킹(1200)에 있어서 반도체 패키지(100)는 재배선된 제2 접속패드(110b)를 매개로 제2 관통전극(117b)이 반도체 칩(30)의 제2 칩 패드(32b)와 접속되고, 제1 접속패드(110a)를 매개로 제1 관통전극(117a)이 반도체 칩(30)의 제1 칩 패드(32a)와 접속된다. 따라서, 재배선 공정의 추가없이 반도체 패키지(100)와 반도체 칩(30)을 서로 전기적으로 연결시킬 수 있다. 동종 다이 스태킹(1100)에 있어서는 각 반도체 패키지(100)의 제1 및 제2 관통전극(117a,117b)에 의해 서로 전기적으로 연결된다. 동종 다이 스태킹(1100)에 있어서 각 제2 관통전극들(117b)간의 전기적 연결을 위해 제2 접속패드(110b)와 접속되는 칩 패드(104)는 제1 접속패드(110a)와 접속되는 칩 패드(104)와 다른 크기, 가령 더 큰 크기를 가질 수 있다.
도 7a 내지 도 7e는 본 발명의 변형 실시예에 따른 반도체 패키지의 제조방법을 나타내는 단면도들이다. 본 변형 실시예는 도 2a 내지 도 2e를 참조하여 상술한 실시예와 유사하므로 이하에선 상이한 점에 대해서 상세히 설명하고 동일한 점에 대해서는 개략적으로 설명하거나 생략하기로 한다.
도 7a를 참조하면, 활성면(202a)과 그 반대면인 비활성면(202b)을 구비하며 제1 두께(t1)를 가지는 실리콘 웨이퍼와 같은 기판(202)을 준비한다. 활성면(202a)에는 복수개의 칩 패드(204)가 배치되는데, 스크라이브 레인(202s)에 인접하게 배치될 수 있다.
도 7b를 참조하면, 기판(202)의 일부를 에칭하여 비아(212)를 형성하는 비아 형성 공정을 진행한다. 가령 건식 에칭 방법 또는 레이저 드릴링 방법을 이용하여 칩 패드(204)를 관통하며 기판(202)을 관통시키지 않을 정도로 활성면(202a)으로부터 소정의 깊이를 갖는 비아(212)를 형성한다. 비아(212)는 그 상부가 개구되고 내측벽(212a)과 바닥면(212b)이 기판(202)으로 구성된 가령 원통형 홀(hole) 형태로 형성할 수 있다.
비아(212)가 형성되면 비아(212)의 내측벽(212a) 및 바닥면(212b)에 절연막(214)을 형성한다. 절연막(214) 형성은 가령 열산화 공정을 채택할 수 있고, 이와 다르게 도 3a 및 도 3b에서 설명한 바와 동일 유사하게 증착법을 채택하여 형성할 수 있다. 절연막(214)은 적어도 내측벽(212a)에 형성되는 것이 바람직하며, 바닥면(212b)에는 형성되지 않아도 무방하다. 바닥면(212b)은 이후의 공정에서 연마되어 제거되고 후속 공정에 의해 형성될 관통전극(도 7e의 217a,217b)과 절연되어야 할 부분이 실질적으로 비아(212)의 내측벽(212a)이기 때문이다.
절연막(214)이 형성되면 절단면(206)을 따라 기판(202)의 비활성면(202b)으로부터 일정 두께(t3)를 제거하여 기판(202)을 초기 제1 두께(t1)에서 제2 두께(t2) 로 얇게 가져가는 기판 박형화 공정을 진행한다. 기판 박형화 공정은 연마기를 이용하거나, 또는 화학기계적 연마법(CMP)을 이용하거나, 또는 습식이나 건식 에칭법을 이용할 수 있다. 절단면(206)은 비활성면(212b)을 통해 비아(212)가 노출되는 정도의 레벨로 설정한다. 즉 기판 박형화 공정에 의해 비아(212)는 상하부가 개구되어야 하므로, 비아 형성 공정시 비아(212)는 기판(202)의 제1 두께(t1)와 동일하거나 그보다 낮은 크기의 깊이를 가지되 제2 두께(t2)보다 큰 크기의 깊이를 가지도록 형성하는 것이 바람직하다.
도 7c를 참조하면, 기판 박형화 공정에 의해 배면(202d)이 드러나고 제2 두께(t2)를 가지는 박형 기판(203)이 준비된다. 비아(212)는 박형 기판(203)을 수직 관통하는 홀 형태로 형상화된다. 박형 기판(203)이 준비되면 배면(202d)에 금속과 같은 전도체로 구성된 캐리어(210)를 절연성 접착막(208)을 매개로 하여 부착하는 캐리어 라미네이션 공정을 실시한다. 이에 따라, 비아(212)는 절연막(214)으로 구성된 내측벽(212a)과 캐리어(210)로 구성된 바닥면(212c)을 가지게 된다.
도 7d를 참조하면, 비아(212)를 전도체(216)로 매립하는 비아 필링 공정을 실시한다. 비아 필링 공정은 화학기상증착이나 물리기상증착과 같은 증착법을 채택하거나 또는 도금법을 채택하여 진행할 수 있다. 이미 언급한 바와 같이, 도금법에서는 캐리어(210)가 씨드 역할을 하고 상향식 도금 형태로 전도체(216)가 성장하기 때문에 전도체(116) 내에 보이드(void)가 생겨날 여지가 전혀 없다. 따라서, 비아 필링 공정에서는 도금법을 채택하는 것이 증착법을 채택하는 것에 비해 더 바람직 하다고 할 수 있다. 전도체(216)의 형성에 있어서 전도체(216)의 상면(216a)이 칩 패드(204)의 상면(204a)과 같은 레벨을 이루도록 할 수 있고, 또는 도 5a에 도시된 것처럼 전도체(216)의 상면(216a)이 칩 패드(204)의 상면(204a)보다 돌출되도록 할 수 있다.
도 7e를 참조하면, 캐리어(도 7d의 210)를 선택적으로 에칭하는 캐리어 패터닝 공정을 진행한다. 그리고, 박형 기판(203)이 측면(202c)을 갖도록 쏘잉 공정(Sawing)을 진행하면 관통전극(217a,217b)과 접속패드(210a,210b)를 구비한 칩(다이) 단위의 반도체 패키지(200)가 구현된다. 본 캐리어 패터닝 공정에 의해 캐리어(도 7d의 210)는 제1 및 제2 접속패드(210a,210b)로 형상화되고, 전도체(도 7d의 216)는 제1 접속패드(210a)와 연결된 제1 관통전극(217a)과, 제2 접속패드(210b)와 연결된 제2 관통전극(217b)으로 구체화된다.
캐리어 패터닝 공정에 의해 제1 접속패드(210a)는 제1 관통전극(217a)과 상하 정렬되는 위치에 형성되고, 제2 접속패드(210b)는 제2 관통전극(217b)과 상하 정렬된 위치에서 벗어난 위치, 즉 재배선된 위치에 형성될 수 있다. 또는, 도 4a에 도시된 바와 같이, 제1 및 제2 접속패드(210a,210b) 각각이 재배선된 위치에 오도록 형성할 수 있다. 이와 다르게, 도 4b에 도시된 바와 같이, 제1 및 제2 접속패드(210a,210b) 각각이 제1 및 제2 관통전극(217a,217b) 각각과 상하 정렬되는 위치에 오도록 형성할 수 있다. 제1 및 제2 접속패드(210a,210b)의 형성과 동시에 배면(202d)에 고립된 형태로 배치되는 패턴(210c)을 더 형성할 수 있다. 선택적으로, 제1 및 제2 접속패드(210a,210b)를 보호하는 절연성 보호막(218)을 더 형성할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.
도 1a는 본 발명의 실시예에 따른 반도체 패키지를 도시한 단면도.
도 1b는 본 발명의 실시예에 따른 반도체 패키지의 변형예를 도시한 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 반도체 패키지의 제조방법에 있어서 절연막 형성방법의 변형예를 도시한 단면도.
도 4a 및 도 4b는 본 발명의 실시예에 따른 반도체 패키지의 제조방법의 변형예들을 도시한 단면도.
도 5a 및 도 5b는 본 발명의 실시예에 따른 반도체 패키지의 제조방법의 다른 변형예를 도시한 단면도.
도 6a 내지 도 6c는 본 발명의 실시예에 따른 반도체 패키지를 이용한 웨이퍼 스택 패키지의 예들을 도시한 단면도.
도 7a 내지 도 7e는 본 발명의 변형 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도.

Claims (73)

  1. 활성면을 갖는 반도체 기판을 제공하고;
    상기 활성면과 반대되는 상기 기판의 제2 면을 제거하여 상기 기판을 박형화하고;
    상기 박형화된 기판의 제2 면에 금속 캐리어를 결합하고;
    상기 박형화된 기판 내에 비아 오프닝을 형성하고;
    상기 비아 오프닝 내에 전도체를 형성하고; 그리고
    상기 박형화된 제2 면에 결합된 상기 금속 캐리어를 패터닝하여 금속 패턴을 형성하는 것을;
    포함하는 반도체 패키지의 제조방법.
  2. 제1항에 있어서,
    상기 금속 패턴은 재배선 패드를 포함하는 반도체 패키지의 제조방법.
  3. 제1항에 있어서,
    절연성 접착막을 이용하여 상기 금속 캐리어를 상기 박형화된 기판의 제2 면에 결합하는 반도체 패키지의 제조방법.
  4. 제1항에 있어서,
    상기 금속 패턴은 전기적으로 고립된 히트 싱크를 포함하는 반도체 패키지의 제조방법.
  5. 제1항에 있어서,
    상기 반도체 기판은 웨이퍼이고, 상기 금속 캐리어를 패터닝한 이후에 상기 웨이퍼를 다이싱하는 것을 더 포함하는 반도체 패키지의 제조방법.
  6. 제1항에 있어서,
    상기 비아 오프닝은 상기 박형화된 기판 상의 전도성 패드에 대응하는 위치에 형성되고,
    상기 전도체는 상기 전도성 패드로부터 상기 기판의 제2 면으로 연장되고,
    상기 금속 캐리어는 상기 비아 오프닝을 형성하기 이전에 상기 박형화된 기판의 제2 면에 결합되고, 그리고
    상기 비아 오프닝을 형성하는 것은 상기 금속 캐리어를 에칭 스톱퍼로 이용하여 상기 박형화된 기판을 식각하는 반도체 패키지의 제조방법.
  7. 제1항에 있어서,
    상기 비아 오프닝은 상기 박형화된 기판을 관통하여 상기 금속 캐리어의 일부를 노출시키고, 그리고
    상기 비아 오프닝 내의 상기 전도체는 상기 금속 캐리어를 씨드막으로 이용하는 도금으로 형성하는 반도체 패키지의 제조방법.
  8. 제1항에 있어서,
    상기 박형화된 기판의 제2 면에 제2 기판을 부착하여 스택을 형성하는 것을 더 포함하고, 상기 제2 기판은 상기 금속 패턴에 대응되어 결합되는 복수개의 전도성 패턴들을 포함하는 반도체 패키지의 제조방법.
  9. 제8항에 있어서,
    상기 제2 기판은 상기 반도체 기판을 바라보는 활성면을 포함하고, 그리고
    상기 금속 패턴은 상기 제2 기판의 활성면 상의 전도성 패턴에 전기적으로 연결되는 파워 배선 및 접지 배선 중 적어도 어느 하나를 포함하는 반도체 패키지의 제조방법.
  10. 제8항에 있어서,
    상기 금속 패턴은 재배선 패턴을 포함하고, 그리고
    상기 제2 기판의 활성면은 상기 재배선 패턴을 바라보는 반도체 패키지의 제조방법.
  11. 제8항에 있어서,
    상기 박형화된 반도체 기판의 활성면에 제3 기판을 부착하는 것을 더 포함하는 반도체 패키지의 제조방법.
  12. 활성면을 갖는 반도체 기판;
    상기 반도체 기판을 관통하여 연장된 비아 내의 전도체;
    상기 활성면과 반대되는 상기 반도체 기판의 제2 면에 결합되고 상기 전도체와 직접적으로 연결된 금속 패턴; 그리고
    상기 금속 패턴과 상기 반도체 기판의 제2 면 사이에 배치되고, 상기 금속 패턴을 상기 반도체 기판에 결합하는 절연성 접착막;
    상기 반도체 기판의 제2 면에 부착되고, 상기 금속 패턴에 대응되어 결합되는 복수개의 전도성 패턴들을 포함하는 제2 기판; 및
    상기 반도체 기판의 활성면에 부착된 제3 기판을 포함하고,
    상기 제3 기판은 활성면과 그 반대되는 제2 면, 그리고 상기 제3 기판의 제2 면에 결합되어 상기 반도체 기판과 상기 제3 기판 사이에 배치되는 제2 금속 패턴을 포함하고,
    상기 제3 기판의 활성면은 상기 반도체 기판의 활성면을 바라보며 그리고 전기적으로 연결된 반도체 패키지.
  13. 제12항에 있어서,
    상기 전도체는 상기 반도체 기판의 활성면을 상기 금속 패턴에 전기적으로 연결하는 반도체 패키지.
  14. 제12항에 있어서,
    상기 제2 기판은 상기 반도체 기판을 바라보는 활성면을 포함하고, 그리고
    상기 금속 패턴은 상기 제2 기판의 활성면 상의 전도성 패턴에 전기적으로 연결되는 파워 배선 및 접지 배선 중 적어도 어느 하나를 포함하는 반도체 패키지.
  15. 제12항에 있어서,
    상기 제2 기판은 인쇄회로기판이고, 그리고
    상기 제3 기판 상에 적층되어 전기적으로 연결된 제2 인쇄회로기판을 더 포함하고,
    상기 반도체 기판과 상기 제3 기판은 상기 제2 기판과 상기 제2 인쇄회로기판 사이에 배치되는 반도체 패키지.
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