KR101350780B1 - 반도체 장치의 제조방법 - Google Patents

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    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate

Abstract

본 발명은 관통 실리콘 비아를 형성하고 관통 전극을 형성하는 공정의 기술 난이도 및 제조비용을 낮추고 웨이퍼 기판의 핸들링이 용이한 반도체 장치의 제조방법을 위하여, 제1영역 및 제2영역을 포함하는 기판을 준비하는 단계, 상기 제1영역에서 상기 기판 내에 비아홀을 형성하는 단계, 상기 제1영역에서 상기 기판의 하부면으로부터 상기 기판의 일부를 제거하여 박형화(thinning)하는 단계, 상기 비아홀을 충전(充塡)하여 관통전극을 형성하는 단계 및 상기 제2영역에서 상기 기판의 하부면으로부터 상기 기판의 일부를 제거하여 박형화하는 단계를 포함하는, 반도체 장치의 제조방법을 제공한다.

Description

반도체 장치의 제조방법{Method of fabricating a semiconductor device}
본 발명은 반도체 장치의 제조방법에 관한 것으로서, 더 상세하게는 관통전극을 포함하는 반도체 장치의 제조방법에 관한 것이다.
다양한 칩 크기를 갖는 이종소자들을 3차원으로 적층하기 위해서는 실리콘 인터포우저 사용이 요구되고 있다. 또한 실리콘 인터포우저의 핵심 설계요소인 관통 실리콘 비아(TSV; Through-Silicon-Via)의 홀 직경은 3차원 적층기술이 발전함에 따라 지속적으로 미세화되고 있다.
동일한 웨이퍼 기판의 두께에 대해 관통 실리콘 비아의 직경이 줄어들수록, 관통 실리콘 비아를 형성하는 실리콘 식각 공정 및 관통 실리콘 비아를 충전(充塡)하여 관통전극을 형성하는 전기도금 공정의 기술 난이도 및 제조비용이 높아진다. 웨이퍼 기판의 두께를 더욱 얇게 해야 할 경우 웨이퍼 기판의 핸들링이 더욱 어려워지는 문제점이 발생한다.
이에, 본 발명은 전술한 문제점을 해결하기 위하여 안출된 것으로서, 관통 실리콘 비아를 형성하고 관통 전극을 형성하는 공정의 기술 난이도 및 제조비용을 낮추고 웨이퍼 기판의 핸들링이 용이한 반도체 장치의 제조방법을 제공한다. 이러한 본 발명의 과제는 예시적으로 제시되었고, 따라서 본 발명이 이러한 과제에 제한되는 것은 아니다.
본 발명의 일 관점에 따르면, 제1영역 및 제2영역을 포함하는 기판을 준비하는 단계, 상기 제1영역에서 상기 기판 내에 비아홀을 형성하는 단계, 상기 제1영역에서 상기 기판의 하부면으로부터 상기 기판의 일부를 제거하여 박형화(thinning)하는 단계, 상기 비아홀을 충전(充塡)하여 관통전극을 형성하는 단계 및 상기 제2영역에서 상기 기판의 하부면으로부터 상기 기판의 일부를 제거하여 박형화하는 단계를 포함하는, 반도체 장치의 제조방법이 제공된다.
상기 비아홀을 충전(充塡)하여 관통전극을 형성하는 단계와 상기 제2영역에서 상기 기판의 하부면으로부터 상기 기판의 일부를 제거하여 박형화하는 단계 사이에, 상기 기판의 상부면 상에 상부 재배선패턴, 상부 범프패턴 또는 상부 패시베이션패턴을 형성하는 단계를 더 포함할 수 있다.
상기 제2영역에서 상기 기판의 하부면으로부터 상기 기판의 일부를 제거하여 박형화하는 단계 이후에, 상기 기판의 하부면 상에 하부 재배선패턴, 하부 범프패턴 또는 하부 패시베이션패턴을 형성하는 단계를 더 포함할 수 있다.
상기 제1영역에서 상기 기판 내에 비아홀을 형성하는 단계는 상기 제1영역에서 상기 기판의 하부면으로부터 상기 기판의 일부를 제거하여 박형화하는 단계 이전에 수행될 수 있다. 나아가, 상기 제1영역에서 상기 기판의 하부면으로부터 상기 기판의 일부를 제거하여 박형화하는 단계는 상기 비아홀이 상기 기판을 관통하도록 상기 기판의 일부를 제거하는 단계를 포함할 수 있다.
상기 제1영역에서 상기 기판 내에 비아홀을 형성하는 단계는 상기 제1영역에서 상기 기판의 하부면으로부터 상기 기판의 일부를 제거하여 박형화하는 단계 이후에 수행될 수 있다. 나아가, 상기 제1영역에서 상기 기판 내에 비아홀을 형성하는 단계는 상기 기판을 관통하는 비아홀을 형성하는 단계를 포함할 수 있다.
상기 비아홀을 충전하여 관통전극을 형성하는 단계는 상기 비아홀의 측면 상에 장벽층을 형성하는 단계, 상기 장벽층 상에 물리적 기상 증착에 의하여 제1구리층을 형성하는 단계, 상기 제1구리층을 씨드층으로 하여 전기도금에 의하여 제2구리층을 형성하는 단계 및 상기 기판을 뒤집은 후에, 상기 제1구리층 또는 상기 제2구리층을 씨드층으로 하여 전기도금에 의하여 제3구리층을 형성하는 단계를 포함할 수 있다.
상기 제2영역에서 상기 기판의 하부면으로부터 상기 기판의 일부를 제거하여 박형화하는 단계는 상기 제1영역과 상기 제2영역에서 상기 기판의 하부면의 레벨(level)이 동일하도록 상기 기판의 일부를 제거하는 단계를 포함할 수 있다.
상기 제2영역에서 상기 기판의 하면으로부터 상기 기판의 일부를 제거하여 박형화하는 단계 전후에, 상기 기판 상에 상기 기판의 핸들링을 용이하게 하기 위한 임시 캐리어층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 다른 관점에 따르면, 기판을 관통하는 비아홀이 형성되는 제1영역에서 상기 기판을 우선적으로 박형화화는 단계, 상기 비아홀을 충전(充塡)하여 관통전극을 형성하는 단계 및 상기 기판의 상면 상에 상부 재배선패턴, 상부 범프패턴 또는 상부 패시베이션패턴을 형성하는 단계, 상기 제1영역 이외의 부분인 제2영역에서 상기 기판을 박형화하는 단계 및 상기 기판의 하면 상에 하부 재배선패턴, 하부 범프패턴 또는 하부 패시베이션패턴을 형성하는 단계를 포함하는, 반도체 장치의 제조방법이 제공된다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 관통 비아를 형성하고 관통 전극을 형성하는 공정의 기술 난이도 및 제조비용을 낮출 수 있다. 나아가, 웨이퍼 기판의 핸들링을 용이하게 할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1 내지 도 9는 본 발명의 실시예들에 따른 반도체 장치의 제조방법을 도해하는 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 구성 요소들이 그 크기가 과장 또는 축소될 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 사용될 수 있다. 상대적 용어들은 도면에서 묘사되는 방향에 추가하여 구조체의 다른 방향들을 포함하는 것으로 이해될 수 있다. 예를 들어, 도면들에서 구조체의 상하가 뒤집어 진다면, 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다.
이하의 실시예에서, x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1 내지 도 9는 본 발명의 실시예들에 따른 반도체 장치의 제조방법을 도해하는 단면도들이다.
먼저, 도 1을 참조하면, 제1영역(A1) 및 제2영역(A2)을 포함하는 기판(110)을 준비한다. 제1영역(A1)은 기판(110)을 관통하는 후술할 관통전극(130)이 형성될 영역을 포함하고, 제2영역(A2)은 제1영역(A1) 이외의 나머지 영역이다.
기판(110)은, 예를 들어, 소정의 두께(H1)를 가지는 실리콘 웨이퍼 기판일 수 있다. 그러나 기판(110)을 구성하는 물질은 이에 한정되지 않으며, 다양한 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체, 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘 이외에도 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(110)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다. 또는 기판(110)은 SOI(Silicon On Insulator) 기판, 갈륨-비소 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등으로 이루어질 수도 있다.
도 2a 및 도 3을 참조하면, 본 발명의 일 실시예는 제1영역(A1)에서 기판(110) 내에 비아홀(112)을 먼저 형성한다. 계속하여, 제1영역(A1)에서 기판(110)의 하부면(110b)으로부터 기판(110)의 일부를 제거하여 박형화(thinning)를 수행한다.
비아홀(112)은 기판(110)의 상부면(110a)으로부터 기판(110)의 내부를 향하도록 형성되며 소정의 깊이(H2)를 가질 수 있다. 비아홀(112)의 깊이(H2)의 값은 기판(110)의 두께(H1)의 값보다 작으며, 후술할 관통전극(도 9의 130)의 높이(H4)의 값보다는 클 수 있다.
비아홀(112)을 형성하기 위하여 기판(110) 상에 감광막, 실리콘 질화막 또는 실리콘 산화막을 소정의 패턴으로 패터닝 한 식각마스크를 이용하여 건식식각을 수행할 수 있다. 이러한 건식식각은 반도체 제조공정 분야에서 챔버 내에서 플라즈마를 이용하여 수행되는 플라즈마 이온 에칭(plasma ion etching) 또는 반응성 이온 에칭(reactive ion etching) 등으로 명명되는 식각공정을 포함한다. 예를 들어, 상기 건식식각은 소위 'Deep RIE(Reactive Ion Etching)'방식을 사용하여 수행될 수 있다.
비아홀(112)을 형성하기 위하여 건식식각 대신 습식식각을 수행할 수도 있다. 이러한 습식식각은 촉매 반응을 이용한 에칭(catalytic etching) 또는 금속을 이용한 화학 에칭(metal assisted chemical etching) 등으로 명명되는 식각공정을 포함한다.
도 10은 촉매 반응을 이용한 에칭(catalytic etching) 또는 금속을 이용한 화학 에칭(metal assisted chemical etching)의 습식식각 원리를 도해하는 개념도이다. 상기 습식식각은 귀금속 패턴(115, noble metal pattern)들과 접하는 실리콘 기판(110)이 불산(HF)을 포함하는 식각용액에 의하여 선택적으로 식각되는 현상을 이용할 수 있다. 이러한 식각용액은 불산(HF) 및 과산화수소수(H2O2)를 포함하여 구성될 수 있다. 또한, 불산(HF), 질산(HNO3) 및 물(H2O)을 포함하여 구성될 수도 있다. 귀금속패턴(115)은 은(Ag), 금(Au), 백금(Pt), 팔라듐(Pd), 루테늄(Ru) 및 이들의 임의의 합금으로 이루어진 군으로부터 선택된 적어도 하나를 포함할 수 있다. 이러한 귀금속은 일반적으로 화학약품에 안정하고 공기 중에서 가열하여도 용이하게 산화되지 않은 금속이다. 복수의 귀금속(noble metal) 패턴(115)들은 다양한 형태로 배치될 수 있다. 상술한 귀금속 패턴이나 식각용액의 물질구성은 예시적으로 제공되는 것이며, 본 발명의 기술적 사상이 이에 한정되지 않음은 명백하다.
상술한 건식 또는 습식 식각공정에 의하여 기판(110)이 손상되는 것을 방지하고 식각공정을 용이하게 진행하기 위하여, 비아홀(112)을 형성하기 이전에 기판(110) 상에 산화막 및/또는 질화막을 증착하는 공정을 선택적으로 수행할 수도 있다.
계속하여, 도 2a 및 도 3을 참조하면, 제1영역(A1)에서 기판(110)의 하부면(110b)으로부터 기판(110)의 일부를 제거하여 캐비티(cavity, 114)를 형성한다. 즉, 제1영역(A1)은 기판(110)에서 캐비티(114)가 형성되는 영역에 해당할 수 있다. 캐비티(114)의 깊이(H3)의 값은 기판(110)의 두께(H1)의 값보다 작으므로, 제1영역(A1)에서는 기판(110)의 박형화가 수행된다. 캐비티(114)의 형성에 의하여 비아홀(112)은 기판(110)을 관통하게 된다. 예를 들어, 캐비티(114)의 깊이(H3)의 값과 비아홀(112)의 깊이(H2)의 값의 합은 기판(110)의 두께(H1)의 값에 대응할 수 있다.
캐비티(114)를 형성하기 위하여 기판(110) 상에 감광막, 실리콘 질화막 또는 실리콘 산화막을 소정의 패턴으로 패터닝 한 식각마스크를 이용하여 건식식각 또는 습식식각을 수행할 수 있다. 기판(110)의 제1영역(A1)에서만 형성된 캐비티(114)에 의하여, 기판(110)은 제1영역(A1)에서 소정의 깊이(H3)만큼 부분식각되고 나머지 제2영역(A2)에서는 원래의 두께(H1)를 유지하게 된다.
한편, 비아홀(112)과 캐비티(114)를 형성하는 순서는 상술한 것과 반대로 진행될 수도 있다. 즉, 도 2b 및 도 3을 참조하면, 본 발명의 다른 실시예는 제1영역(A1)에서 기판(110)의 하부면(110b)으로부터 기판(110)의 일부를 제거하여 박형화(thinning)를 먼저 수행하고, 계속하여 제1영역(A1)에서 기판(110) 내에 비아홀(112)을 형성할 수 있다. 이 경우에 비아홀(112)을 형성하는 것은 제1영역(A1)에서 이미 박형화된 기판(110)을 관통하는 비아홀(112)을 형성하는 것을 의미한다. 그 밖에 비아홀(112)과 캐비티(114)에 관한 설명은 상술한 내용과 동일하다.
도 4 내지 도 6은 비아홀(112)을 충전하여 관통전극(130)을 형성하는 단계를 도해하는 단면도들이다.
먼저, 도 4를 참조하면, 비아홀(112) 측면 상에 장벽층(122)을 형성한다. 장벽층(122)은 구리 등의 원소가 기판(110) 내로 확산되는 것을 방지할 수 있다. 예를 들어, 장벽층(122)은 티타늄 및/또는 질화티타늄을 포함하거나 탄탈륨 및/또는 질화탄탈륨을 포함할 수 있다. 장벽층(122)을 형성하기 이전에 기판(110)의 비아홀(112)의 측면을 포함하는 부분에 산화공정을 수행하거나 산화막을 증착할 수도 있다.
이어서, 장벽층(122) 상에 물리적 기상 증착(PVD)에 의하여 제1구리층(124)을 형성할 수 있다. 물리적 기상 증착은 화학적 기상 증착이나 전기도금에 비하여 상대적으로 도포율(step coverage)이 좋지 않으므로, 제1구리층(124)은 비아홀(112)의 하단보다 상단 코너부에서 상대적으로 두텁게 형성되어 비아홀(112)의 상단 입구의 폭이 더 좁아지게 된다.
계속하여, 제1구리층(124)을 씨드층(seed layer)으로 하여 전기도금 공정에 의하여 제2구리층(126)을 형성한다. 제2구리층(126)을 형성하는 과정에서 전기도금액은 기판(110)의 상부면(110a)으로부터 하부면(110b) 방향으로(즉, -y 방향으로) 비아홀(112)에 공급되도록 구성한다. 이 경우 제2구리층(126)은 비아홀(112) 내의 제1구리층(124) 상에서 점점 자라다가 비아홀(112)의 상단에서 서로 만나게 되어 비아홀(112)의 입구를 폐쇄하게 된다. 따라서 추가적인 전기도금액이 비아홀(112) 내에 투입되지 못하게 되므로 비아홀(112)의 하단은 제2구리층(126)이 형성되지 못하고 빈 공간으로 남게 된다. 이러한 현상은 씨드층으로 작용하는 제1구리층(124)이 비아홀(112)의 상단 코너부에서 상대적으로 두텁게 형성되기 때문에 더욱 발생하기 쉽다.
이어서, 도 5를 참조하면, 기판(110)의 상하를 뒤집어 기판(110)의 상부면(110a)을 아래로 향하게 하고 기판(110)의 하부면(110b)을 위로 향하게 한 후에, 제1구리층(124) 및/또는 제2구리층(126)을 씨드층으로 하여 전기도금 공정에 의하여 제3구리층(128)을 형성한다. 이 경우 제3구리층(128)의 씨드층으로 작용하는 제1구리층(124) 및/또는 제2구리층(126)은 비아홀(112)의 일측에만 형성되므로 비아홀(112)의 나머지 공간을 제3구리층(128)으로 충전하는 과정에서 공극(void)이 발생하지 않게 된다. 전기도금 공정으로 형성되는 제3구리층(128)은 공정 조건에 따라서는 비아홀(112)을 충분히 충전하고 나아가 캐비티(114)의 일부도 충전할 수도 있다. 캐비티(114)의 적어도 일부를 충전하는 제3구리층(128)은 후술하는 제2영역(A2)의 박형화 공정에 의하여 제거될 수 있다.
한편, 도면에서는 제3구리층(128)을 형성하는 과정에서 제2구리층(126)만이 씨드층으로 작용하는 것으로 도해되었지만, 비아홀(112)의 종횡비(aspect ratio)의 값에 따라서는 제3구리층(128)의 씨드층으로 제2구리층(126)과 제1구리층(124)이 함께 작용할 수 있으며, 나아가서 제1구리층(124)만이 제3구리층(128)의 씨드층으로 작용할 수도 있다.
계속하여, 도 6을 참조하면, 다시 기판(110)의 상하를 뒤집은 후에 기판(110)의 상부면(110a)이 노출될 때까지 제2구리층(126), 제1구리층(124) 및/또는 장벽층(122)을 제거할 수 있다. 제2구리층(126), 제1구리층(124) 및/또는 장벽층(122)을 제거하는 공정은 화학 기계적 연마(CMP) 또는 전면 식각(blanket etch)에 의하여 수행될 수 있다. 이에 따라 비아홀(112)의 내부에는 잔존하는 제1구리층(124), 제2구리층(126) 및 제3구리층(128)으로 형성된 관통전극(130)이 형성된다. 결국, 비아홀(112)의 측면 상에는 장벽층(122) 및 관통전극(130)이 형성되어 비아홀(112)을 충전할 수 있다.
계속하여, 도 7을 참조하면, 관통전극(130)이 형성된 기판(110)의 상부면(110a) 상에 상부 구조체(146)를 형성한다. 상부 구조체(146)는 관통전극(130)과 전기적으로 연결되어 배선의 접점을 자유롭게 배치할 수 있도록 구성된 상부 재배선패턴(142)을 포함할 수 있다. 나아가 상부 구조체(146)는 상부 범프패턴이나 상부 패시베이션패턴(144)을 포함할 수 있다.
상부 구조체(146)를 형성하는 과정에서 제2영역(A2)에 대응하는 기판(110)의 부분은 박형화되지 않고 원래의 두께(H1)를 가지므로 기판(110)의 구조적, 기계적 및/또는 열적 안정성을 확보할 수 있어 기판(110)을 핸들링하는 과정이 상대적으로 용이하다. 만약 상부 구조체(146)를 형성하는 과정 이전에 제1영역(A1) 및 제2영역(A2)에 걸쳐 모두 기판(110)을 박형화하게 된다면, 상부 구조체(146)를 형성하는 동안 기판(110)에 기계적인 손상을 유발할 수 있게 되는 등 기판(110)을 핸들링하는 과정이 상대적으로 용이하지 않게 된다.
도 8을 참조하면, 상부 구조체(146)를 형성한 이후에 제2영역(A2)에서 기판(110)의 박형화를 수행한다. 즉, 제2영역(A2)에서 기판(110)의 하부면(110b)으로부터 기판(110)의 일부를 제거하여 박형화를 수행한다. 이 과정에서 제1영역(A1)과 제2영역(A2)에서 기판(110)의 하부면(110b)의 레벨(level)이 동일하도록 박형화를 수행하여 기판(110)의 새로운 하부면(110c)이 나타나며, 소정의 높이(H4)를 가지는 관통전극(130)을 구현할 수 있다. 제2영역(A2)에서의 박형화 전후에 후속공정을 수행하는 과정에서 기판(110)의 핸들링을 용이하게 하기 위하여 기판(110) 상에 추후에 제거될 수 있는 임시 캐리어층을 형성할 수도 있다.
마지막으로, 도 9를 참조하면, 기판(110)의 하부면(110c) 상에 하부 구조체(150)를 형성할 수 있다. 하부 구조체(150)는 하부 재배선패턴, 하부 범프패턴 및/또는 하부 패시베이션패턴을 포함할 수 있다.
지금까지 설명한 제조방법에 의하여 구현된 반도체 장치(100)는 다양한 목적을 위하여 사용될 수 있다. 예를 들어, 본원의 실시예에 따른 제조방법에 의해 구현된 반도체 장치(100)는 이종소자의 3차원 집적에 사용되는 실리콘 인터포우저를 포함할 수 있다. 또는 본원의 실시예에 따른 제조방법에 의해 구현된 반도체 장치(100)는 반도체 칩을 다층으로 적층한 패키지를 포함할 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
110 : 기판
130 : 관통전극
112 : 비아홀

Claims (11)

  1. 제1영역 및 제2영역을 포함하는 기판을 준비하는 단계;
    상기 제1영역에서 상기 기판 내에 비아홀을 형성하는 단계;
    상기 제2영역에서 상기 기판을 제거하지 않으면서, 상기 제1영역에서 상기 기판의 하부면으로부터 상기 기판의 일부를 제거하여 박형화(thinning)하는 단계;
    상기 비아홀을 충전(充塡)하여 관통전극을 형성하는 단계; 및
    상기 제2영역에서 상기 기판의 하부면으로부터 상기 기판의 일부를 제거하여 박형화하는 단계;를 포함하고,
    상기 상기 제1영역에서 상기 기판의 하부면으로부터 상기 기판의 일부를 제거하여 박형화하는 단계는 상기 제2영역에서 상기 기판의 하부면으로부터 상기 기판의 일부를 제거하여 박형화하는 단계보다 별도로 먼저 수행되는, 반도체 장치의 제조방법.
  2. 제1항에 있어서,
    상기 비아홀을 충전(充塡)하여 관통전극을 형성하는 단계와 상기 제2영역에서 상기 기판의 하부면으로부터 상기 기판의 일부를 제거하여 박형화하는 단계 사이에, 상기 기판의 상부면 상에 상부 재배선패턴, 상부 범프패턴 또는 상부 패시베이션패턴을 포함하는 상부 구조체를 형성하는 단계;를 더 포함하는, 반도체 장치의 제조방법.
  3. 제1항에 있어서,
    상기 제2영역에서 상기 기판의 하부면으로부터 상기 기판의 일부를 제거하여 박형화하는 단계 이후에, 상기 기판의 하부면 상에 하부 재배선패턴, 하부 범프패턴 또는 하부 패시베이션패턴을 포함하는 하부 구조체를 형성하는 단계;를 더 포함하는, 반도체 장치의 제조방법.
  4. 제1항에 있어서,
    상기 제1영역에서 상기 기판 내에 비아홀을 형성하는 단계는 상기 제1영역에서 상기 기판의 하부면으로부터 상기 기판의 일부를 제거하여 박형화하는 단계 이전에 수행되는, 반도체 장치의 제조방법.
  5. 제4항에 있어서,
    상기 제1영역에서 상기 기판의 하부면으로부터 상기 기판의 일부를 제거하여 박형화하는 단계는 상기 비아홀이 상기 기판을 관통하도록 상기 기판의 일부를 제거하는 단계를 포함하는, 반도체 장치의 제조방법.
  6. 제1항에 있어서,
    상기 제1영역에서 상기 기판 내에 비아홀을 형성하는 단계는 상기 제1영역에서 상기 기판의 하부면으로부터 상기 기판의 일부를 제거하여 박형화하는 단계 이후에 수행되는, 반도체 장치의 제조방법.
  7. 제6항에 있어서,
    상기 제1영역에서 상기 기판 내에 비아홀을 형성하는 단계는 상기 기판을 관통하는 비아홀을 형성하는 단계를 포함하는, 반도체 장치의 제조방법.
  8. 제1항에 있어서,
    상기 비아홀을 충전하여 관통전극을 형성하는 단계는
    상기 비아홀의 측면 상에 장벽층을 형성하는 단계;
    상기 장벽층 상에 물리적 기상 증착에 의하여 제1구리층을 형성하는 단계;
    상기 제1구리층을 씨드층으로 하여 전기도금에 의하여 제2구리층을 형성하는 단계; 및
    상기 기판을 뒤집은 후에, 상기 제1구리층 또는 상기 제2구리층을 씨드층으로 하여 전기도금에 의하여 제3구리층을 형성하는 단계;
    를 포함하는, 반도체 장치의 제조방법.
  9. 제1항에 있어서,
    상기 제2영역에서 상기 기판의 하부면으로부터 상기 기판의 일부를 제거하여 박형화하는 단계는 상기 제1영역과 상기 제2영역에서 상기 기판의 하부면의 레벨(level)이 동일하도록 상기 기판의 일부를 제거하는 단계를 포함하는, 반도체 장치의 제조방법.
  10. 제1항에 있어서,
    상기 제2영역에서 상기 기판의 하면으로부터 상기 기판의 일부를 제거하여 박형화하는 단계 전후에, 상기 기판 상에 임시 캐리어층을 형성하는 단계를 더 포함하는, 반도체 장치의 제조방법.
  11. 기판을 관통하는 비아홀이 형성되는 제1영역에서 상기 기판을 우선적으로 박형화화는 단계;
    상기 비아홀을 충전(充塡)하여 관통전극을 형성하는 단계;
    상기 기판의 상면 상에 상부 재배선패턴, 상부 범프패턴 또는 상부 패시베이션패턴을 포함하는 상부 구조체를 형성하는 단계;
    상기 제1영역 이외의 부분인 제2영역에서 상기 기판을 박형화하는 단계; 및
    상기 기판의 하면 상에 하부 재배선패턴, 하부 범프패턴 또는 하부 패시베이션패턴을 포함하는 하부 구조체를 형성하는 단계;
    를 포함하고,
    상기 기판을 관통하는 비아홀이 형성되는 제1영역에서 상기 기판을 우선적으로 박형화화는 단계;는 상기 제1영역 이외의 부분인 제2영역에서 상기 기판을 박형화하는 단계;보다 별도로 먼저 수행되는, 반도체 장치의 제조방법.
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KR20110037718A (ko) * 2009-10-07 2011-04-13 삼성전자주식회사 패턴 형성 방법

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