WO2011160419A1 - 半导体结构及其制造方法 - Google Patents

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WO2011160419A1
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hole
semiconductor structure
layer
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PCT/CN2011/000290
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朱慧珑
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中国科学院微电子研究所
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    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
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    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
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Definitions

  • This invention relates to the field of semiconductor fabrication and, more particularly, to a semiconductor structure having a dual through silicon via structure and a method of fabricating the same. Background technique
  • the conventional chip interconnection process is generally performed in such a manner that, first, as shown in FIG. 1, a through silicon via 200 is formed on the upper surface of the semiconductor chip 100, and the semiconductor device 300 may have been formed on the chip; The partial interconnection with the semiconductor device 300 or the semiconductor device 300 is connected through the interconnection structure 400; then, as shown in FIG. 2, the entire semiconductor chip 100 is turned over, and the lower surface is ground and thinned until the through silicon via 200 is exposed; Finally, you can put Lulian. '1, H , - ⁇ , the use of this process usually requires the semiconductor chip to be thinned to a thickness of 150um or less, which is highly demanding in terms of process and cost.
  • An object of the present invention is to provide a semiconductor structure and a method of fabricating the same that overcomes the above problems in the prior art.
  • a semiconductor substrate including an opposite first surface and a second surface; and a through silicon via formed through the semiconductor substrate; wherein the through silicon via comprises: a first via And forming a second through hole, formed through the second surface and electrically connected to the first through hole; and the first through hole and the second through hole are respectively formed.
  • the first via hole may include: a first via hole; a first insulating layer covering a sidewall of the first via hole; a first barrier layer covering a sidewall of the first insulating layer; and a first conductive layer A plug is formed in the first barrier layer.
  • the second through hole includes: a second via hole; a via sidewall spacer formed on the sidewall of the second via hole; a second barrier layer formed on the inner wall of the via sidewall spacer; and a second conductive layer formed In the space enclosed by the second barrier layer.
  • the second conductive layer is electrically connected to the first conductive layer.
  • the via sidewalls may be formed of oxide or nitride.
  • the second barrier layer may be formed of a combination including one or more of TaN, TiN, Ta, Ti, TiSiN, TaSiN, TiW, WN or Ru.
  • the semiconductor structure further comprises: a second insulating layer formed on the second surface around the second via.
  • a method of fabricating a semiconductor structure comprising: providing a semiconductor substrate and forming a through silicon via through the semiconductor substrate.
  • the provided semiconductor substrate includes opposing first and second surfaces.
  • the forming of the through silicon vias specifically includes: forming a first via hole through the first surface; and forming a second via hole through the second surface, the first via hole being electrically connected to the second via hole.
  • the forming the first via hole may include: forming a first via hole through the first surface; forming a first insulating layer covering the sidewall of the first via hole; forming a first barrier layer covering the sidewall of the first insulating layer; And forming a first conductive plug in the first barrier layer.
  • the forming the second through hole may include: forming a second via hole through the second surface; forming a via sidewall on the sidewall covering the second via; forming a second barrier layer on the inner wall of the via sidewall; A second conductive plug is formed in a space surrounded by the second barrier layer.
  • the step of forming a second insulating layer on the second surface is further included before the second via is formed through the second surface. Therefore, the step of forming the second via hole through the second surface is specifically: forming a second via hole through the second insulating layer and the second surface.
  • At least one of the first via hole and the second via hole is connected to the integrated circuit.
  • the through silicon via is formed of two parts, and a second via formed by the conventional through silicon via forming method is formed on the second surface of the substrate.
  • Second via in an embodiment of the invention, a semiconductor substrate No need for grinding and thinning, which saves the process and saves money, ensuring yield and yield.
  • FIG. 1-2 are schematic views showing a process of forming a through silicon via in the prior art
  • 3-11 are cross-sectional views showing the steps of various steps in the process of fabricating a semiconductor structure in accordance with an embodiment of the present invention. detailed description
  • FIG. 1 A schematic diagram of a layer structure in accordance with an embodiment of the present invention is shown in the accompanying drawings.
  • the figures are not drawn to scale, and some details are exaggerated for clarity and some details may be omitted.
  • the various regions, the shapes of the layers, and the relative sizes and positional relationships between the figures are merely exemplary, and may vary in practice due to manufacturing tolerances or technical limitations, and those skilled in the art will It is desirable to additionally design regions/layers having different shapes, sizes, relative positions.
  • a semiconductor substrate 1000 is provided.
  • the semiconductor substrate 1000 can comprise any suitable semiconductor substrate material, specifically but not limited to silicon, ' germanium, silicon germanium, SOI (silicon on insulator), silicon carbide, gallium arsenide or any III/V compound semiconductor. Wait.
  • the semiconductor substrate 1000 can include various doping configurations in accordance with design requirements well known in the art (e.g., p-type substrate or n-type substrate). Additionally, the semiconductor substrate 00000 can optionally include an epitaxial layer that can be altered by stress to enhance performance.
  • a semiconductor device and a partial interconnection structure of the device and the like may be formed on the semiconductor substrate 1000.
  • a semiconductor device is formed on a semiconductor substrate 1000
  • the device 1001, and the back-end interconnect structure 1002 of the semiconductor device 1001 are formed in the insulating layer 1003 on the semiconductor substrate, and the insulating layer may be formed of a material such as oxide, nitride or phosphosilicate glass or other materials.
  • the upper surface shown in FIG. 3 is referred to as a first surface of a semiconductor substrate, and the lower surface is referred to as a second surface of a semiconductor substrate, and in a subsequent process, even if the semiconductor substrate is flipped, This title is still used.
  • a first via hole 100 is formed on the semiconductor substrate 1000.
  • an insulating layer (not shown), such as SiO 2 or other interlayer dielectric material, may be deposited over the first surface. The formation of this insulating layer is a conventional technique and is well known to those skilled in the art.
  • the semiconductor substrate is then etched from the first surface to form the first via 1004 of FIG. 4. The etching can be performed by using a photoresist mask to cover the remaining portion and using an anisotropic dry process.
  • a first insulating layer 1005 is formed on the sidewall of the first via 1004.
  • the material forming the first insulating layer 1005 may be an oxide or a nitride or other material, and Si0 2 is used in the embodiment of the present invention.
  • a first barrier layer 1006 may be formed on the inner wall of the first insulating layer 1005, and the material of the barrier layer may include one or more of TaN, TiN, Ta, Ti, TiSiN, TaSiN, TiW, WN or Ru. The combination can prevent the diffusion of atoms in the conductive plug, thereby preventing deterioration of the performance of the device.
  • a first conductive plug 1007 is formed in a space surrounded by the first barrier layer 1006, and may be, for example, a material such as W, Co, Ni or Cu.
  • the first surface needs to be subjected to CMP (Chemical Mechanical Polish) treatment.
  • CMP Chemical Mechanical Polish
  • the first via hole 100 is formed in the same manner as the conventional through silicon via forming method.
  • the method of forming the first insulating layer 1005, the first barrier layer 1006, and the first conductive plug 1007 may be a conventional method such as chemical vapor deposition, molecular beam deposition, atomic vapor deposition, sputtering, or the like.
  • the first via when the first via is formed, it is electrically connected to the back via interconnect structure 1002 to form another interconnect structure 1008.
  • the first via 100 and the interconnect structure 1008 are further interconnected by another interconnect structure 1009.
  • an insulating layer (not shown) may be further formed on the upper surface of the semiconductor substrate 1000.
  • the semiconductor substrate 1000 is flipped so that the second surface faces upward.
  • a second insulating layer 1010 may be formed on the second surface, and the material may be an oxide, a nitride or other dielectric material or the like.
  • the second insulating layer 1010 is selected from Si0 2 and can be formed by deposition or thermal oxidation.
  • a layer of photoresist is then applied over the second insulating layer 1010, and the photoresist is patterned according to the shape of the first via 100 to form a patterned photoresist 101 1 .
  • the patterned photoresist 101 1 is used as a mask, and the semiconductor substrate is etched from the insulating layer 1010 on the second surface to form a second via 1012. The photoresist 101 1 is then removed.
  • a via sidewall 1013 is formed in the second via 1012.
  • a layer of oxide, nitride or other dielectric material may be deposited first in the via, the thickness may be 5-50 nm, and Si0 2 is used in the embodiment of the present invention.
  • RIE Reactive Ion Etching
  • a second barrier layer 1014 is formed on the inner wall of the via side wall and the bottom of the second via hole 1012. This barrier layer is also used to block diffusion of metal atoms to other parts of the semiconductor structure, such as semiconductor devices, etc., thereby affecting device performance, such as short circuits.
  • the material of the second barrier layer 1014 may be a combination including one or more of TaN, TiN, Ta, Ti, TiSiN, TaSiN, TiW, WN or Ru.
  • a second conductive plug 1015 is deposited in the second barrier layer 1014 forming space, for example, by deposition or sputtering, and the second conductive plug 1015 may be W, Co, Ni or Cu.
  • the second surface of the semiconductor substrate is processed by CMP, thereby forming a second via 200 as shown in FIG. And the second through hole 200 is in contact with the conductive material of the first through hole 100, thereby achieving electrical connection.
  • the semiconductor structure 10 includes a semiconductor substrate 1000 and through-silicon vias.
  • the semiconductor substrate 1000 includes opposing first and second surfaces.
  • the first via 100 may include a first via 1004, a first insulating layer 1005, a first barrier layer 1006, and a first conductive plug 1007.
  • the first via 1004 is formed through the first surface
  • the first insulating layer 1005 is formed to cover the sidewall of the first via 1004
  • the first barrier layer 1006 covers the sidewall of the first insulating layer 1005, and the first conductive plug 1007 is formed on the first via 1004.
  • the first barrier layer 1006 forms a space.
  • the first conductive plug 1007 and the first barrier layer 1006 together form a first conductive layer.
  • the first conductive layer may also be formed only by the first metal plug 1007.
  • the second through hole 200 includes a second via 1012, a via sidewall 1013, a second barrier layer 1014, and a second conductive plug 1015.
  • the second via hole 1012 is formed through the second surface
  • the via sidewall spacer 1013 is formed on the sidewall of the second via hole 1012
  • the second barrier layer 1014 is formed on the bottom of the second via hole 1012 and the inner wall of the via sidewall spacer 1013.
  • the second conductive plug 1015 is formed in a space surrounded by the second barrier layer 1014.
  • the second conductive plug 1015 is electrically connected to the first conductive plug 1007.
  • the second conductive plug 1015 and the second barrier layer 1014 together form a second conductive layer, and the second conductive layer may also be formed only by the second conductive plug 1015.
  • the material of the first barrier layer 1006 and the second barrier layer 1014 may include a combination of one or more of TaN, TiN, Ta, Ti, TiSiN, TaSiN, TiW, WN or Ru, which can prevent the conductive material The role of atomic diffusion.
  • the via sidewalls 1013 may be formed of an oxide or a nitride.
  • the semiconductor structure further includes: a second insulating layer 1010 formed on the second surface around the second via hole 200.
  • At least one of the first via hole or the second via hole is connected to another integrated circuit.
  • an integrated circuit comprised of semiconductor device 1001, interconnect structure 1002 is interconnected with a first via through interconnect structure 1008.
  • the through silicon vias are electrically connected to the through silicon vias in other semiconductor chips or semiconductor structures.
  • another semiconductor structure 10 is connected to the semiconductor structure 10.
  • Another semiconductor structure 10 which may include a semiconductor device 1001 corresponding to the semiconductor structure 10, and a through silicon via 100, and the like.
  • the two semiconductor structures can be interconnected by interconnect structure 1016 to form a 3D integrated circuit.
  • the other semiconductor structure 10 may also be formed with the double through silicon via structure shown in the embodiment of the present invention, and may include, for example, a first through hole 100 and a second through hole 200.
  • the embodiment of the invention does not limit this.
  • a first via hole is formed on one surface of the semiconductor substrate, and then a second via hole is formed on the other surface of the semiconductor substrate, thereby forming a structure of a double through silicon via hole.
  • the substrate is subjected to grinding and thinning, and the process operation is simple, so that the process can be saved and the cost can be saved.

Description

半导体结构及其制造方法 技术领域
本发明涉及半导体制造领域， 更具体地， 涉及一种带有双硅通孔 结构的半导体结构及其制造方法。 背景技术
随着集成电路的不断发展， 半导体器件的尺寸越来越小， 在更小 的芯片上集成更多的器件成为半导体界主流的趋势。
在 3D集成电路中， 需要将半导体芯片之间进行结合或互连， 对于 越来越小的芯片， 芯片互连工艺也开始变得困难。 常规的芯片互连工 艺通常按照这样的方式进行： 首先， 如图 1 所示， 在半导体芯片 100 的上表面上形成硅通孔 200， 芯片上可能已经形成了半导体器件 300; 接着将硅通孔与半导体器件 300或者半导体器件 300的局部互连通过 互连结构 400进行连接； 然后， 如图 2所示， 将整个半导体芯片 100 翻转过来， 并将下表面研磨打薄至硅通孔 200 露出； 最后， 可以将露 连。' 一 、 、 H 、 - 曰 、 采用这种工艺通常需要将半导体芯片打薄至厚度为 150um以下， 这对工艺以及费用上的要求都很高。
有鉴于此， 需要提供一种新颖的半导体结构及其制造方法， 以筒 化工艺流程， 节省成本。 . 发明内容
本发明的目的在于提供一种半导体结构及其制造方法， 以克服上 述现有技术中的问题。
根据本发明的一方面， 提供了一种半导体衬底， 包括相对的第一 表面和第二表面； 以及硅通孔， 贯穿半导体衬底形成； 其中， 所述硅 通孔包括： 第一通孔， 穿过第一表面形成； 以及第二通孔， 穿过第二 表面形成且与第一通孔电连接； 所述和第一通孔和第二通孔是分别形 成的。 优选地， 第一通孔可以包括： 第一过孔； 第一绝缘层， 覆盖所迷 第一过孔的侧壁； 第一阻挡层， 覆盖第一绝缘层的侧壁； 以及第 ""导 电塞， 形成于第一阻挡层内。
优选地， 第二通孔包括：第二过孔； 过孔侧墙， 形成于第二过孔的 侧壁； 第二阻挡层， 形成在过孔侧墙的内壁； 以及第二导电层， 形成 于第二阻挡层围成的空间内。
并且第二导电层与第一导电层电连接。
过孔侧墙可以由氧化物或氮化物形成。 第二阻挡层可以由包括 TaN、 TiN、 Ta、 Ti、 TiSiN、 TaSiN、 TiW、 WN或 Ru中的一种或多种 的组合形成。
优选地， 该半导体结构进一步包括： 第二绝缘层， 围绕第二通孔 形成于第二表面上。
根据本发明的另一方面， 提供了一种半导体结构的制造方法， 包 括： 提供半导体衬底以及贯穿半导体衬底形成硅通孔。 其中， 提供的 半导体衬底包括相对的第一表面和第二表面。
硅通孔的形成具体包括： 穿过所述第一表面形成第一通孔； 以及 穿过所述第二表面形成第二通孔， 所述第一通孔与第二通孔电连接。
具体地， 形成第一通孔可以包括： 穿过第一表面形成第一过孔； 覆盖第一过孔的侧壁形成第一绝缘层； 覆盖第一绝缘层的侧壁形成第 一阻挡层； 以及在第一阻挡层内形成第一导电塞。
具体地， 形成第二通孔可以包括： 穿过第二表面形成第二过孔； 覆盖第二过孔的侧壁形成过孔侧墙； 在过孔侧墙内壁上形成第二阻挡 层； 在第二阻挡层围成的空间内形成第二导电塞。
优选地， 在本发明的实施例中， 在穿过第二表面形成第二过孔之 前， 进一步包括在第二表面上形成第二绝缘层的步骤。 因此穿过第二 表面形成第二过孔的步骤具体为： 穿过第二绝缘层和第二表面形成第 二过孔。
在上述方案中， 优选地， 第一通孔和第二通孔中至少有一个连接 集成电路。
根据本发明实施例提供的半导体结构及其制造方法， 硅通孔由两 部分形成， 除了由常规的硅通孔形成方法形成的第一通孔之外， 在衬 底的第二表面还形成了第二通孔， 在本发明的实施例中， 半导体衬底 无需研磨打薄， 从而节省了工艺， 也节省了费用， 保证了成品率和良 品率。 附图说明
通过以下参照附图对本发明实施例的描述， 本发明的上述以及其 它目的、 特征和优点将更为清楚， 在附图中：
图 1-2 示出了现有技术中形成硅通孔过程的示意图；
图 3-11示出了根据本发明实施例制作半导体结构的流程中各步驟 的结构剖面图。 具体实施方式
以下， 通过附图中示出的具体实施例来描述本发明。 但是应该理 解， 这些描述只是示例性的， 而并非要限制本发明的范围。 此外， 在 以下说明中， 省略了对公知结构和技术的描述， 以避免不必要地混淆 本发明的概念。
在附图中示出了根据本发明实施例的层结构示意图。 这些图并非 是按比例绘制的， 其中为了清楚的目的， 放大了某些细节， 并且可能 省略了某些细节。 图中所示出的各种区域、 层的形状以及它们之间的 相对大小、 位置关系仅是示例性的， 实际中可能由于制造公差或技术 限制而有所偏差， 并且本领域技术人员根据实际所需可以另外设计具 有不同形状、 大小、 相对位置的区域 /层。
图 3-11详细示出了根据本发明实施例制作包括半导体结构流程中 各步骤的剖面图。 以下， 将参照这些附图来对根据本发明实施例的各 个步驟以及由此得到的半导体结构予以详细说明。
首先， 如图 3所示， 提供一个半导体衬底 1000。 半导体衬底 1000 可以包括任何适合的半导体衬底材料， 具体可以是但不限于硅、' 锗、 锗化硅、 SOI (绝缘体上硅） 、 碳化硅、 砷化镓或者任何 III/ V族化合物 半导体等。 根据现有技术公知的设计要求 （例如 p型衬底或者 n型衬 底），半导体衬底 1000可以包括各种掺杂配置。此外，半导体衬底〗000 可以可选地包括外延层， 可以被应力改变以增强性能。 另外， 半导体 衬底 1000上可能形成有半导体器件以及器件的局部互连结构等等。
在本发明的一个实施例中， 在半导体衬底 1000上形成有半导体器 件 1001 , 以及半导体器件 1001 的后道互连结构 1002， 这些结构形成 在半导体衬底上的绝缘层 1003中， 绝缘层可以是氧化物、 氮化物或磷 硅玻璃等材料或其他材料形成。
为了以后的描述方便起见， 将图 3 中所示的上表面称为半导体衬 底的第一表面， 下表面称为半导体衬底的第二表面， 在后续工艺中， 即使将半导体衬底翻转， 也仍然采用这个称呼。
如图 4所示， 在半导体衬底 1000上形成第一通孔 100。 具体地， 可以首先在第一表面上方另淀积一层绝缘层 （图中未标示出） ， 例如 Si02或者是其他的层间介质材料。 这一绝缘层的形成为常规技术， 为 本领域普通技术人员熟知的技术。 然后从第一表面刻蚀半导体衬底， 形成图 4中的第一过孔 1004, 刻蚀的方法可以采用光刻胶掩膜覆盖其 余部分， 并使用各向异性的干法刻^。 接着在第一过孔 1004的侧壁上 形成第一绝缘层 1005 ,形成第一绝缘层 1005的材料可以是氧化物或氮 化物或其他材料， 本发明的实施例中采用 Si02。 然后还可以在第一绝 缘层 1005的内壁上形成第一阻挡层 1006，阻挡层的材料可以包括 TaN、 TiN、 Ta、 Ti、 TiSiN、 TaSiN、 TiW、 WN或 Ru 中的一种或多种的组 合， 能够起到防止导电塞中的原子扩散的作用， 从而避免器件的性能 恶化。 最后在第一阻挡层 1006围成的空间内形成第一导电塞 1007, 例 如可以是 W、 Co、 Ni 或 Cu等材料。 最后需要对第一表面进行 CMP ( Chemical Mechanical Polish, 化学机械抛光）处理。 这样就形成了第 一通孔 100, 形成的方法与常规的硅通孔形成方法是相同的。 其中形成 第一绝缘层 1005、 第一阻挡层 1006和第一导电塞 1007的方法可以是 化学气相淀积、 分子束淀积、 原子气相淀积、 溅射等常规方法或其它 方法》
如图 4 所示， 在一般的工艺中， 在形成第一通孔时， 与后道互连 结构 1002电连接形成另一互连结构 1008。
接着， 如图 5所示， 进一步将第一通孔 100与互连结构 1008通过 另一互连结构 1009进行互连。 在形成互连的过程中， 可以进一步在半 导体衬底 1000的上表面上形成绝缘层 （图中未标示出） 。
如图 6所示， 将半导体衬底 1000进行翻转， 使得第二表面朝上。 接着， 如图 7所示， 可以在第二表面上形成第二绝缘层 1010， 材 料可以是氧化物、 氮化物或其他介质材料等。 在本发明的实施例中第 二绝缘层 1010选择 Si02， 可以通过淀积或热氧化形成。 接着在第二绝 缘层 1010上涂覆一层光刻胶， 并且根据第一通孔 100的形状对光刻胶 进行图案化， 从而形成图案化的光刻胶 101 1。
如图 8所示， 以图案化后的光刻胶 101 1作为掩膜， 从第二表面上 的绝缘层 1010开始， 对半导体衬底进行刻蚀， 形成第二过孔 1012。 接 着将光刻胶 101 1去除。
如图 9所示， 在第二过孔 1012中形成过孔侧墙 1013。 具体地， 可 以先在过孔中淀积一层氧化物、 氮化物或其他介质材料， 厚度可以为 5-50nm, 本发明的实施例中采用 Si02。 接着采用 RIE ( Reactive Ion Etching, 反应离子刻蚀） 处理， 使得 Si02层形成第二过孔 1012 中的 过孔侧墙 1013 ο
接着如图 10所示， 在过孔侧墙 1013形成之后， 在过孔侧墙的内 壁以及第二过孔 1012底部上形成第二阻挡层 1014。这个阻挡层也是用 来阻挡金属原子扩散到半导体结构的其它部分， 例如半导体器件等， 从而影响到器件的性能， 例如短路等问题。 第二阻挡层 1014的材料可 以是包括 TaN、 TiN、 Ta、 Ti、 TiSiN、 TaSiN、 TiW、 WN或 Ru 中的 一种或多种的组合。 然后在第二阻挡层 1014形成空间内淀积形成第二 导电塞 1015， 例如可以采用淀积或溅射等方法形成， 第二导电塞 1015 可以是 W、 Co、 Ni或 Cu等材料。 最后通过 CMP处理半导体衬底的第 二表面， 从而形成了如图 10所示的第二通孔 200。 并且第二通孔 200 与第一通孔 100的导电材料相接， 从而实现电连接。
至此就完成根据本发明实施例得到的一个半导体结构 10。 如图 10 所示， 该半导体结构 10 包括半导体衬底 1000 以及硅通孔。 半导体衬 底 1000上包括相对的第一表面和第二表面。 硅通孔， 贯穿半导体衬底 ] 000 形成； 其中， 硅通孔包括： 第一通孔 100, 穿过第一表面形成， 以及第二通孔 200, 穿过第二表面形成且与第一通孔电连接。
优选地，第一通孔 100可以包括：第一过孔 1004、第一绝缘层 1005、 第一阻挡层 1006， 以及第一导电塞 1007。 第一过孔 1004穿过第一表 面形成， 第一绝缘层 1005覆盖第一过孔 1004的侧壁形成， 第一阻挡 层 1006覆盖第一绝缘层 1005的侧壁， 第一导电塞 1007形成于第一阻 挡层 1006形成空间内。 第一导电塞 1007和第一阻挡层 1006共同形成 了第一导电层。 第一导电层也可以仅仅由第一金属塞 1007形成。 优选地， 第二通孔 200包括:第二过孔 1012、 过孔侧墙 1013、 第二 阻挡层 1014以及第二导电塞 1015。第二过孔 1012穿过第二表面形成， 过孔侧墙 1013形成于第二过孔 1012的侧壁， 第二阻挡层 1014形成在 第二过孔 1012的底部和过孔侧墙 1013的内壁， 第二导电塞 1015形成 于第二阻挡层 1014 围成的空间内。 并且第二导电塞 1015与第一导电 塞 1007电连接。 第二导电塞 1015和第二阻挡层 1014共同形成第二导 电层， 第二导电层也可以仅仅由第二导电塞 1015形成。
其中， 第一阻挡层 1006和第二阻挡层 1014的材料可以包括 TaN、 TiN、 Ta、 Ti、 TiSiN、 TaSiN、 TiW、 WN或 Ru 中的一种或多种的组 合， 能够起到防止导电材料中的原子扩散的作用。
过孔侧墙 1013可以由氧化物或氮化物形成。
优选地， 该半导体结构进一步包括： 第二绝缘层 1010, 其围绕第 二通孔 200形成于第二表面上。
在上述方案中， 优选地， 第一通孔或第二通孔中至少有一个与其 他的集成电路连接。 例如， 图 10 中， 由半导体器件 1001、 互连结构 1002组成的集成电路则与第一通孔通过互连结构 1008进行互连。
为了将图 10所示的结构与其它半导体芯片或半导体结构连接形成 3D集成电路， 或者为形成的 3D集成电路供电或进行外部信号的输入 / 输出 （I/O )，需要将对应的半导体结构的硅通孔与其它半导体芯片或半 导体结构中的硅通孔进行电连接。
如图 1 1所示， 将另一半导体结构 10，与半导体结构 10进行连接。 另一半导体结构 10，上可以包括与半导体结构 10 对应的半导体器件 1001，以及硅通孔 100，等。 可以通过互联结构 1016将两个半导体结构 进行互连， 从而形成 3D集成电路。
可选地， 另一半导体结构 10，上也可以形成有本发明实施例中所示 的双硅通孔结构， 例如可以包括第一通孔 100，和第二通孔 200，。 本发 明实施例对此不做限制。
本发明的实施例， 在半导体衬底的一个表面上形成第一通孔， 接 着在半导体衬底的另一表面形成第二通孔， 从而形成双硅通孔的结构， 这种方法无需将半导体衬底进行研磨打薄， 工艺操作简单， 因此能够 节省工序， 并且节省成本。
在以上的描述中， 对于各层的构图、 刻蚀等技术细节并没有做出 详细的说明。 但是本领域技术人员应当理解， 可以通过现有技术中的 各种手段， 来形成所需形状的层、 区域等。 另外， 为了形成同一结构， 本领域技术人员还可以设计出与以上描述的方法并不完全相同的方 法。
以上参照本发明的实施例对本发明予以了说明。 但是， 这些实施 例仅仅是为了说明的目的， 而并非为了限制本发明的范围。 本发明的 范围由所附权利要求及其等价物限定。 不脱离本发明的范围， 本领域 技术人员可以做出多种替换和修改， 这些替换和修改都应落在本发明 的范围之内。

Claims

权 利 要 求
1. 一种半导体结构， 包括：
半导体衬底， 包括相对的第一表面和第二表面；
以及硅通孔， 贯穿所述半导体衬底形成；
其中， 所述硅通孔包括： 第一通孔， 穿过所述第一表面形成； 以 及第二通孔， 穿过所述第二表面形成且与所述第一通孔电连接； 所述 第一通孔和第二通孔是分别形成的。
2. 根据权利要求 1所述的半导体结构， 其中， 所述第一通孔包括： 第一过孔； 第一绝缘层， 覆盖所述第一过孔的侧壁； 以及第一导电层， 形成于所述第一绝缘层围成的空间内。
3. 根据权利要求 2所述的半导体结构， 所述第一导电层包括： 第 一阻挡层， 形成于所述第一绝缘层的内壁上； 以及第一导电塞， 形成 于所述第一阻挡层围成的空间内。
4. 根据权利要求 1所述的半导体结构， 其中， 所述第二通孔包括: 第二过孔； 过孔侧墙， 形成于所述第二过孔的侧壁； 以及第二导电层， 形成于所述过孔侧墙围成的空间内； 并且所述第二导电层与第一导电 层电连接。
5. 根据权利要求 4所述的半导体结构， 所述过孔侧墙由氧化物或 氮化物形成。
6. 根据权利要求 4所述的半导体结构， 所述第二导电层包括： 第 二阻挡层， 形成在所述第二过孔的底部和过孔侧墙的内壁； 以及第二 导电塞， 形成于所述第二阻挡层围成的空间内。
7. 根据权利要求 4 所述的半导体结构， 所述第二阻挡层由包括 TaN、 TiN、 Ta、 Ti、 TiSiN、 TaSiN、 TiW、 WN或 Ru中的任一种或多 种的组合形成。
8. 根据权利要求 1 所述的半导体结构， 其中所述第一通孔和第二 通孔中至少有一个连接集成电路。
9. 根据权利要求 1至 8中任一项所述的半导体结构，进一步包括： 第二绝缘层， 围绕所述第二通孔形成于所述第二表面上。
10. 一种半导体结构的制造方法， 包括：
提供半导体衬底， 所述半导体衬底包括相对的第一表面和第二表 面；
贯穿所述半导体衬底形成硅通孔， 包括： 穿过所述第一表面形成 第一通孔； 以及穿过所述第二表面形成第二通孔；
其中， 所述第一通孔与第二通孔电连接。
1 1. 根据权利要求 10所述的方法， 其中， 形成第一通孔包括： 穿过所述第一表面形成第一过孔；
覆盖所述第一过孔的侧壁形成第一绝缘层；
在所述第一绝缘层围成的空间内形成第一导电层。
12. 根据权利要求 1 1所述的方法， 形成所述第一导电层包括： 覆盖所述第一绝缘层的侧壁形成第一阻挡层；
在所述第一阻挡层内形成第一金属塞。
13. 根据权利要求 10所述的方法， 其中， 形成第二通孔包括： 穿过所述第二表面形成第二过孔；
覆盖所述第二过孔的侧壁形成过孔侧墙；
在所述过孔侧墙围成的空间内形成第二导电层。
14. 根据权利要求 13所述的方法， 形成第二导电层包括： 在所述第二过孔的底部和过孔侧墙内壁上形成第二阻挡层； 在所述第二阻挡层内形成第二金属塞。
15. 根据权利要求 10所述的方法， 所述第一通孔和第二通孔中至 少有一个连接集成电路。
16. 根据权利要求 10至 15中任一项所述的方法，在穿过所述第二 表面形成第二过孔之前， 进一步包括：
在所述第二表面上形成第二绝缘层；
则穿过所述第二表面形成第二过孔包括： 穿过所述第二绝缘层和 第二表面形成第二过孔。
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