CN103378059B - 穿硅通孔与其形成方法 - Google Patents

Abstract

本发明公开了一种穿硅通孔，包含有基底、第一开孔、第二开孔、第一导电层以及第二导电层。基底具有第一表面以及第二表面。第一开孔设置在基底的第一表面的一侧。第二开孔，设置在基底的第二表面的一侧，第一开孔与第二开孔连接。第一导电层设置在第一开孔中。第二导电层设置在第二开孔中。本发明还公开了一种穿硅通孔的形成方法。

Description

穿硅通孔与其形成方法

技术领域

本发明涉及了一种穿硅通孔的结构与其形成方法，特别来说，是涉及了一种两侧具有不同导电材料的穿硅通孔与其形成方法。

背景技术

在现代的资讯社会中，由集成电路(integratedcircuit，IC)所构成的微处理系统早已被普遍运用于生活的各个层面，例如自动控制的家电用品、行动通讯设备、个人计算机等，都有集成电路的使用。而随着科技的日益精进，以及人类社会对于电子产品的各种想象，使得集成电路也往更多元、更精密、更小型的方向发展。

一般所称集成电路，是通过现有半导体工艺中所生产的1粒(die)而形成。制造晶粒的过程，是由生产一晶圆(wafer)开始：首先，在一片晶圆上区分出多个区域，并在每个区域上，通过各种半导体工艺如沉积、光刻、蚀刻或平坦化工艺，以形成各种所需的电路路线。然后，在进行一般的测试步骤以测试内部元件是否能顺利运作。接着，再对晶圆上的各个区域进行切割而成各个晶粒，并加以封装成芯片(chip)，最后再将芯片电连至一电路板，如一印刷电路板(printedcircuitboard，PCB)，使芯片与印刷电路板的接脚(pin)电性连结后，便可执行各种程式化的处理。

为了提高芯片功能与效能，增加集成度以便在有限空间下能容纳更多半导体元件，相关厂商开发出许多半导体晶片的堆叠技术，包括了覆晶封装(flip-chip)技术、多晶片封装(multi-chippackage，MCP)技术、封装堆叠(packageonpackage，PoP)技术、封装内藏封装体(packageinpackage，PiP)技术等，都可以通过芯片或封装体间彼此的堆叠来增加单位体积内半导体元件的集成度。近年来又发展一种称为穿硅通孔(throughsiliconvia，TSV)的技术，可促进在封装体中各芯片间的内部连结(interconnect)，以将堆叠效率进一步往上提升。

在现有的穿硅通孔制作工艺中，最后还须对芯片背面进行一薄化工艺，使得穿硅通孔贯穿基底才完成穿硅通孔的制作。然而，现有薄化工艺的成本高，且随着晶圆的尺寸越厚，薄化工艺的成本越高。传统都是在薄化工艺完成后才进行检测工艺。若一旦检测出有缺陷，晶圆必须报废。由于薄化后的晶圆较难处，现有技术无法在薄化工艺之前来进行检测步骤。

发明内容

本发明因此提供了一种穿硅通孔的结构与其形成方法，可以在晶圆薄化前进行电性测试，并且节省薄化工艺的成本。

根据本发明的一个实施方式，本发明提供了一种形成穿硅通孔的方法。首先提供基底，基底具有第一表面以及第二表面。接着在基底的第一表面的一侧形成第一开孔，并以第一导电层填满第一开孔。从基底的第二表面的一侧进行薄化工艺，使基底薄化至预定厚度。最后，在基底的第二表面的一侧形成第二开孔，并以第二导电层填满第二开孔，且第二导电层电性连接第一导电层。

根据本发明的一个实施方式，本发明还提供了一种穿硅通孔，包含有基底、第一开孔、第二开孔、第一导电层以及第二导电层。基底具有第一表面以及第二表面。第一开孔设置在基底的第一表面的一侧。第二开孔，设置在基底的第二表面的一侧，第一开孔与第二开孔连接。第一导电层设置在第一开孔中。第二导电层设置在第二开孔中。

本发明所提供的穿硅通孔的结构与其制作方法，是在基底的两侧上分别形成开孔并填入导电层，这样可以有效降低薄化工艺的成本，且基底的厚度大概控制在200微米左右，是现有工艺中可以掌握的厚度范围。

附图说明

图1至图8所示为本发明中形成穿硅通孔的方法的步骤示意图。

图9为本发明穿硅通孔另一个实施方式的示意图。

图10所示为本发明进行检测步骤的示意图。

其中，附图标记说明如下：

300基底314第二开孔

302第一表面316第二介电层

304第二表面318第二导电层

305第三表面320第二金属内连线系统

306第一开孔322探针卡

308第一介电层324导电材质

310第一导电层326检测电压提供元件

312第一金属内连线系统330穿硅通孔

具体实施方式

为使本发明所属技术领域的技术人员能进一步了解本发明，以下的说明举出了本发明几个优选实施方式，并配合附图与说明，以详细说明本发明的内容及所欲实现的效果。

请参考图1至图8，所示为本发明中形成穿硅通孔的方法的步骤示意图。如图1所示，首先提供一基底300，例如是硅基底(siliconsubstrate)、外延硅基底(epitaxialsiliconsubstrate)、硅锗半导体基底(silicongermaniumsubstrate)、碳化硅基底(siliconcarbidesubstrate)或硅覆绝缘(silicon-on-insulator，SOI)。基底300具有一第一表面302以及一第二表面304。在本发明优选实施例中，第一表面302例如是基底300的有源面(activesurface)，而第二表面304例如是基底300的背面(backsurface)。基底300厚度大体上为700至1000微米(micrometer)，但不以此为限。

如图2所示，接着在基底300第一表面302的一侧上形成至少一个第一开孔306。形成第一开孔302的方法例如是先在第一表面302上形成图案化光刻胶(图未示)，然后再以图案化光刻胶为掩膜进行一干蚀刻工艺，即可形成多个第一开孔306。于本发明的一个实施例中，第一开孔306的孔径约5至10微米，且其深度例如是50至100微米，但并不以此为限。

如图3所示，在第一开孔306中依次填入第一介电层308以及第一导电层310，其中第一介电层308会共形地形成在第一开孔306的表面，第一导电层310会完全填满第一开孔306。于本发明一个实施例中，第一介电层308例如是包含二氧化硅，其形成的方法例如是一热氧化工艺；第一导电层310例如是包含金属铜，其形成的方法例如是一电镀工艺，最后，进行一平坦化工艺，例如是化学机械抛光(chemicalmechanicalpolish，CMP)工艺或蚀刻工艺或是上述两个的组合，以移除第一开孔306以外的第一介电层308以及第一导电层310。

如图4所示，在基底300第一表面302的一侧上形成一第一金属内连线系统312。于本发明的一个实施例中，第一金属内连线系统312会电性连接第一导电层310。于一个实施例中，第一金属内连线系统312可以包含各种可以传递信息的电子线路，例如是以传统镶嵌工艺形成的多层上下互连的铜导线、或者是重新布线层(redistributionlayer，RLD)、或者是锡球、或者是上述的组合。而在本发明的其他实施例中，亦可在形成第一开孔306之前在基底300第一表面302的一侧上形成多个半导体元件(图未示)在基底300中，半导体元件例如是金属氧化物半导体晶体管(metaloxidesemiconductortransistor，MOStransistor)或是动态随机存取存储器(DynamicRandomAccessMemory，DRAM)。而在本发明另外的实施例中，第一金属内连线系统312亦可电性连接此半导体元件。

如图5所示，从基底300第二表面304的一侧进行一薄化工艺，以将基底300薄化至一预定厚度T。在本发明一个实施例中，预定厚度T大体上为200微米，但并不以此为限。在此薄化工艺中，以不暴露出第一介电层308以及第一导电层310为原则。此时，薄化后的第二表面304即形成第三表面305。

如图6所示，在基底300第三表面305的一侧上形成至少一个第二开孔314，其中每个第二开孔314会对应每个第一开孔306的位置，使得第一开孔306中的第一导电层310暴露出来。形成第二开孔314的方式例如可以通过蚀刻工艺，其蚀刻会依次移除基底300、第一介电层308，并优选的会停在第一导电层310上，以暴露出第一导电层310。于一个实施例中，第二开孔314的孔径大小大体上和第一开孔306相同，但于其他实施例中，第二开孔314的孔径也可以大于或小于第一开孔306的孔径，以后续能顺利填入导电层为原则。

如图7所示，在第二开孔314中依次填入第二介电层316以及第二导电层318，其中第二介电层316会形成在第二开孔314的侧面，但并不会形成在第二开孔314与第一导电层310的介面处，也就是说，第一导电层310必须能够暴露出来。而第二导电层318则是会填满第二开孔314，并电性连接第一导电层310。于本发明一个实施例中，第二介电层316例如是包含二氧化硅，且形成的方法例如是一热氧化工艺；第二导电层318的材质可以和第一导电层308相同或者是不同，例如可以是金属铜或是金属钨，其形成的方法例如是一电镀工艺或是化学气相沉积(chemicalvapordeposition，CVD)工艺。最后，进行一平坦化工艺，以移除第二开孔314以外的第二介电层316以及第二导电层318。

如图8所示，在基底300第三表面312的一侧上形成一第二金属内连线系统320。于本发明的一个实施例中，第二金属内连线系统320会电性连接第二导电层318。于一个实施例中，第二金属内连线系统320可以包含各种可以传递信息的电子线路，例如是以传统镶嵌工艺形成的多层上下互连的铜导线、或者是重新布线层、或者是锡球、或者是上述的组合。如此一来，即可完成本发明穿硅通孔330的结构。

如图8所示，本发明的穿硅通孔330包含有基底300、第一开孔306、第二开孔314、第一导电层310以及第二导电层318。基底300具有第一表面302以及第三表面305。第一开孔306设置在基底300的第一表面302的一侧。第二开孔314设置在基底300的第三表面305的一侧，其中第一开孔306与第二开孔314连接。第一导电层310设置并填满在第一开孔306中，而第二导电层318，设置并填满在第二开孔314中。在本发明的一个实施方式中，第一导电层310与第二导电层318的材料不同。在本发明的另外一个实施方式中，如图9所示，第一开孔306的孔径与第二开孔314的孔径不同。在本发明的一个实施方式中，穿硅通孔330还包含第一介电层308设置在第一导电层310与基底300之间、第二介电层316设置在第二导电层318与基底300之间、第一金属内连线系统312设置在基底300第一表面302的一侧并电性连接第一金属层308、以及第二金属内连线系统320设置在基底300第三表面305的一侧并电性连接第二金属层318。

如图10所示，在完成了本发明的穿硅通孔330后，还可以进行一检测步骤，包括先涂布一导电材质324于第一金属内连线系统312或是第二金属内连线系统320上，然后在另外一侧上以探针卡(probingcard)322接触，其中导电材质324以及探针卡322会电性连接至一检测电压提供元件326。当检测电压提供元件326提供检测电压时，即可通过探针卡322与双侧穿硅通孔与导电材质324之间是否有形成导通电路，来判断穿硅通孔330的质量。

综上所述，本发明所提供的穿硅通孔的结构与其制作方法，是在基底的两侧上分别形成开孔并填入导电层，这样可以有效降低薄化工艺的成本，且基底的厚度大概控制在200微米左右，是现有工艺中可以掌握的厚度范围。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种形成穿硅通孔的方法，其特征在于，包括：

提供基底，所述基底具有第一表面以及第二表面；

在所述基底的所述第一表面的一侧形成第一开孔，并以第一导电层填满所述第一开孔，其中形成第一介电层在所述第一导电层与所述基底之间；

从所述基底的所述第二表面的一侧进行薄化工艺，使所述基底薄化至预定厚度；以及

在所述基底的所述第二表面的一侧形成第二开孔，并以第二导电层填满所述第二开孔，其中形成第二介电层在所述第二导电层与所述基底之间，且所述第二导电层电性连接所述第一导电层。

2.根据权利要求1所述的形成穿硅通孔的方法，其特征在于，进行所述薄化工艺后，所述第一导电层不会暴露出来。

3.根据权利要求1所述的形成穿硅通孔的方法，其特征在于，所述预定厚度实质上为200微米。

4.根据权利要求1所述的形成穿硅通孔的方法，其特征在于，所述第一导电层与所述第二导电层的材料不同。

5.根据权利要求1所述的形成穿硅通孔的方法，其特征在于，所述第一开孔的孔径与所述第二开孔的孔径不同。

6.一种穿硅通孔，其特征在于，包括：

基底，具有第一表面以及第二表面；

第一开孔，设置在所述基底的所述第一表面的一侧；

第二开孔，设置在所述基底的所述第二表面的一侧，所述第一开孔与所述第二开孔连接；

第一导电层，设置在所述第一开孔中；

第二导电层，设置在所述第二开孔中；

第一介电层，设置在所述第一导电层与所述基底之间；以及

第二介电层，设置在所述第二导电层与所述基底之间。

7.根据权利要求6所述的穿硅通孔，其特征在于，所述第一导电层与所述第二导电层的材料不同。

8.根据权利要求6所述的穿硅通孔，其特征在于，所述第一开孔的孔径与所述第二开孔的孔径不同。