WO2023070860A1 - 一种半导体结构及其形成方法、晶圆键合方法 - Google Patents

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Definitions

  • the present disclosure relates to the technical field of semiconductors, and relates to but not limited to a semiconductor structure, a method for forming the same, and a method for bonding wafers.
  • the wafer will be bonded after the Through Silicon Via (TSV) structure is manufactured.
  • TSV Through Silicon Via
  • the unevenness of the wafer surface will lead to bonding deviation, which will affect the electrical and thermodynamic properties of the bonded wafer, thereby affecting the reliability of the entire laminated chip.
  • the semiconductor device is formed on the substrate; wherein the semiconductor device includes a storage device and a metal interconnection layer.
  • the forming bonding pads on the planarized wafer surface includes:
  • the hard mask layer material includes silicon nitride.
  • a first metal material is deposited to form a conductive layer of the TSV.
  • the surface where the bonding pad is located is the first surface, and the method further includes:
  • an embodiment of the present disclosure provides a semiconductor structure, including:
  • the bonding pads are formed using the second metal material.
  • FIG. 1A is a schematic flow diagram of a method for forming a semiconductor structure provided by an embodiment of the present disclosure
  • FIGS. 4A to 4D are schematic diagrams of the formation process of the semiconductor structure provided by the embodiment of the present disclosure.
  • FIG. 5 is a schematic diagram of the implementation process of the third method for forming a semiconductor structure provided by an embodiment of the present disclosure
  • FIG. 7 is a schematic diagram of the implementation flow of the wafer bonding method provided by the embodiment of the present disclosure.
  • the wafer In the through-hole process, the wafer will be thinned and wafer-bonded after the through-silicon hole structure is manufactured. During the wafer bonding process, the unevenness of the wafer surface will lead to bonding deviation, which will affect the electrical and thermodynamic properties of the bonded wafer, thereby affecting the reliability of the entire laminated chip.
  • a wafer refers to a wafer used to fabricate semiconductor circuits, such as a silicon wafer.
  • the preparation process of silicon wafers includes: first dissolving high-purity polysilicon and mixing it with silicon crystal seeds; then slowly pulling out polysilicon to form cylindrical single crystal silicon; finally grinding, polishing, and slicing silicon crystal rods to form wafer.
  • the main processing methods of wafers are sheet processing and batch processing.
  • a semiconductor device is an electronic device whose conductivity is between a good conductor and an insulator, and uses the special electrical characteristics of semiconductor materials to complete specific functions, and can be used to generate, control, receive, transform, and amplify signal and perform energy conversion.
  • the semiconductor device may be a crystal diode, a transistor (such as a bipolar transistor or a field effect transistor, etc.).
  • the semiconductor device may be a multilayer metal structure composed of two or more separate metal layers.
  • Step S102 forming blind holes in the wafer.
  • first metal material In practical applications, after the TSVs are formed, excess first metal material will be deposited on the upper surface of the wafer, causing some protrusions and grooves to be formed on the upper surface of the wafer. Therefore, it is necessary to remove the excess metal material deposited on the surface of the wafer.
  • the removal process is etching, grinding, polishing and the like.
  • planarization is carried out by a chemical mechanical polishing process. It only needs to be planarized once after the TSVs are formed, and the wafer surface is flat when the bonding pads are subsequently formed. It not only simplifies the manufacturing process of the wafer, but also reduces the subsequent deviation in the wafer bonding process caused by the unevenness of the wafer surface, thereby effectively improving the reliability of the laminated chip.

Abstract

本公开实施例提供一种半导体结构及其形成方法、晶圆键合方法，其中，半导体结构的形成方法包括：提供形成有半导体器件的晶圆；在所述晶圆中形成盲孔；在所述盲孔内，沉积第一金属材料以形成硅通孔；去除所述晶圆表面沉积的第一金属材料，并平坦化所述晶圆表面。

Description

一种半导体结构及其形成方法、晶圆键合方法
相关申请的交叉引用
本公开基于申请号为202111268970.6、申请日为2021年10月29日、发明名称为“一种半导体结构及其形成方法、晶圆键合方法”的中国专利申请提出，并要求该中国专利申请的优先权，该中国专利申请的全部内容在此引入本公开作为参考。
技术领域
本公开涉及半导体技术领域，涉及但不限于一种半导体结构及其形成方法、晶圆键合方法。
背景技术
在中通孔(Via Middle)工艺制程中，晶圆在硅通孔(Through Silicon Via，TSV)结构制造完成后，会进行晶圆键合。在晶圆键合过程中，晶圆表面不平整会导致键合偏差，影响键合后晶圆的电学、热力学等性能，从而影响整个叠层芯片的可靠性。
发明内容
有鉴于此，本公开实施例提供一种半导体结构及其形成方法、晶圆键合方法。
第一方面，本公开实施例提供一种半导体结构的形成方法，所述方法包括：
提供形成有半导体器件的晶圆；
在所述晶圆中形成盲孔；
在所述盲孔内，沉积第一金属材料以形成硅通孔；
去除所述晶圆表面沉积的第一金属材料，并平坦化所述晶圆表面。
在一些实施例中，所述提供形成有半导体器件的晶圆，包括：
提供衬底；
在所述衬底上形成所述半导体器件；其中，所述半导体器件包括存储器件及金属互连层。
在一些实施例中，在所述平坦化后的晶圆表面形成键合焊盘。
在一些实施例中，所述在所述平坦化后的晶圆表面形成键合焊盘，包括：
在所述平坦化后的晶圆表面沉积硬掩膜层；
图案化所述硬掩膜层，形成暴露所述金属互连层及所述盲孔的通孔；
在所述通孔内沉积的第二金属材料，形成键合焊盘。
在一些实施例中，所述硬掩膜层材料包括氮化硅。
在一些实施例中，所述第一金属材料与所述第二金属材料相同。
在一些实施例中，采用干法刻蚀工艺、湿法刻蚀工艺中的至少一种在所述晶圆中形成盲孔。
在一些实施例中，所述在所述盲孔内，沉积第一金属材料以形成硅通孔，包括：
在所述盲孔内壁，沉积覆盖所述盲孔内壁的绝缘层；
在形成所述绝缘层后，沉积第一金属材料以形成硅通孔的导电层。
在一些实施例中，所述平坦化所述晶圆表面，包括：
通过化学机械研磨工艺平坦化所述晶圆表面。
在一些实施例中，所述键合焊盘所在表面为第一表面，所述方法还包括：
从与所述第一表面相对的第二表面开始，将形成有所述键合焊盘的晶圆减薄至预设厚度。
第二方面，本公开实施例提供一种晶圆键合方法，包括：
提供第一晶圆和第二晶圆；
将所述第一晶圆和所述第二晶圆进行混合键合。
第三方面，本公开实施例提供一种半导体结构，包括：
形成有半导体器件的晶圆；
在所述晶圆中形成的硅通孔；
与所述硅通孔电连接的键合焊盘。
在一些实施例中，所述晶圆包括：
衬底；
在所述衬底上形成的所述半导体器件；其中，所述半导体器件包括存储器件及金属互连层。
在一些实施例中，所述硅通孔包括绝缘层和采用第一金属材料形成的导电层；
所述键合焊盘采用第二金属材料形成。
本公开实施例提供的半导体结构及其形成方法、晶圆键合方法，其中，首先在所述晶圆中形成盲孔；然后在所述盲孔内，沉积第一金属材料以形成硅通孔；接着去除所述晶圆表面沉积的第一金属材料，并平坦化所述晶圆表面；最后在所述平坦化后的晶圆表面形成键合焊盘；由此可见，在形成硅通孔后进行平坦化，在平坦化后的晶圆表面形成键合焊盘；只需要一次在形成硅通孔后进行平坦化，最终形成键合焊盘的时候晶圆表面就是平坦的，不仅简化了晶圆的制造工艺，而且减少了晶圆表面由于不平整导致的在晶圆键合过程中产生偏差，从而能够有效提高叠层芯片的可靠性。
附图说明
图1A为本公开实施例提供的一种半导体结构的形成方法的实现流程示意图；
图1B至图1C为本公开实施例提供的盲孔和半导体器件的位置关系俯视图；
图2A至图2D为本公开实施例提供的半导体结构的形成过程示意图；
图2E为本公开实施例提供的一种晶圆的结构示意图；
图3为本公开实施例提供的另一种半导体结构的形成方法的实现流程示意图；
图4A至图4D为本公开实施例提供的半导体结构的形成过程示意图；
图5为本公开实施例提供的第三种半导体结构的形成方法的实现流程示意图；
图6A至图6D为本公开实施例提供的键合焊盘的形成过程示意图；
图7为本公开实施例提供的晶圆键合方法的实现流程示意图；
图8为本公开实施例提供的晶圆键合形成的混合键合区的结构示意图。
附图标记说明如下：
10—晶圆；11—衬底；12/14—半导体器件；121—存储器件；122/M1/M2/M3—金属互连层；CT—接触孔；V1/V2—通孔；124—层间介质层；125—阻挡层；13—盲孔；15—硅通孔；15a—隔离层；151—绝缘层；152—阻挡层；153—种子层；15b—导电层；16—硬掩膜层；17a/17b/17c—通孔；18a/18b/18c—键合焊盘；81—第一晶圆；82—第二晶圆；83—混合键合区。
具体实施方式
下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、器件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包 括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、器件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、器件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
高带宽存储器(High Bandwidth Memory，HBM)技术是为了获得系统IC更多的容量和更宽的带宽，此种技术的发展离不开TSV技术的运用；根据TSV制造顺序所对应的集成电路前道工序(Front End of Line，FEOL)和后道工序(Back End of Line，BEOL)的不同，将硅通孔技术分为前通孔工艺(Via First)，中通孔工艺(Via Middle)和后通孔工艺(Via Last)；其中，中通孔工艺技术是在晶体管制造完成后制造硅通孔的技术，采用该技术制作的孔径较小，密度较高，大大增加了芯片层间的传输频宽，因此得到了广泛应用。
在中通孔工艺制程中，晶圆在硅通孔结构制造完成后，会进行减薄、晶圆键合。在晶圆键合过程中，晶圆表面不平整会导致键合偏差，影响键合后晶圆的电学、热力学等性能，从而影响整个叠层芯片的可靠性。
本公开实施例提供一种半导体结构及其形成方法、晶圆键合方法，首先在所述晶圆中形成盲孔；然后在所述盲孔内，沉积第一金属材料以形成硅通孔；接着去除所述晶圆表面沉积的第一金属材料，并平坦化所述晶圆表面；最后在所述平坦化后的晶圆表面形成键合焊盘；由此可见，在形成硅通孔后进行平坦化，在平坦化后的晶圆表面形成键合焊盘；只需要一次在形成硅通孔后进行平坦化，最终形成键合焊盘的时候晶圆表面就是平坦的，不仅简化了晶圆的制造工艺，而且，减少了晶圆表面不平整导致的在晶圆键合过程中产生的偏差，从而能够有效提高叠层芯片的可靠性。
下面结合附图对本公开的具体实施方式做详细的说明。在详述本公开实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本公开的保护范围。
图1A为本公开实施例提供的半导体结构的形成方法的实现流程示意图， 如图1A所示，所述方法包括：
步骤S101、提供形成有半导体器件的晶圆。
在一些实施例中，晶圆是指制作半导体电路所用的晶片，例如硅晶片。硅晶片的制备工艺包括：首先将高纯度的多晶硅溶解后掺入硅晶体晶种；然后慢慢将多晶硅拉出，形成圆柱形的单晶硅；最后将硅晶棒研磨、抛光、切片，形成晶圆。晶圆的主要加工方式为片加工和批加工。
在一些实施例中，半导体器件(Semiconductor Device)是导电性介于良导电体与绝缘体之间，利用半导体材料特殊电特性来完成特定功能的电子器件，可用来产生、控制、接收、变换、放大信号和进行能量转换。例如，半导体器件可为晶体二极管、晶体管(例如双极型晶体管或场效应晶体管等)。所述半导体器件可以为由两层或更多层独立金属层构成的多层金属结构。
步骤S102、在所述晶圆中形成盲孔。
实施时，步骤S102可以是在所述晶圆表面的预设位置，形成具有预设深度的盲孔；预设深度可以根据晶圆的厚度或待键合的晶圆的厚度等因素来确定。该盲孔在后续的工艺中会进行晶圆减薄处理，因此，在另一些实施例中，步骤S102也可以在晶圆中形成通孔。
在一些实施例中，所述预设位置可以根据半导体器件的数量和位置等因素来确定，例如所述预设位置可以根据半导体器件的数量来确定：
情况一：半导体器件的数量为一个时，盲孔排布在半导体器件的任意一侧，例如前侧、后侧、左侧和右侧中任意一侧。如图1B所示，盲孔13排布在半导体器件12的左侧。
情况二：半导体器件的数量为两个或更多个时，盲孔排布在半导体器件的左侧或右侧，参考图1C，盲孔13位于半导体器件12和半导体器件14的右侧。
这里，盲孔可以通过刻蚀来形成，例如刻蚀工艺可采用干法刻蚀工艺、湿法刻蚀工艺或辅助电化学刻蚀工艺中的至少一种在所述晶圆中形成盲孔。
步骤S103、在所述盲孔内，沉积第一金属材料以形成硅通孔；
这里，“沉积”步骤除了采用化学气相沉积(Chemical Vapor Deposition， CVD)工艺和物理气相沉积(Physical Vapor Deposition，PVD)工艺，也可以采用化学电镀(Chemical Plating，CP)工艺，这样能够在晶圆上表面以及盲孔内壁填充第一金属材料形成导电层。
形成硅通孔的技术(硅通孔技术)是三维(3D)集成电路中堆叠芯片实现互连的一种技术方案。硅通孔技术能够使芯片在三维方向堆叠的密度最大、芯片之间的互连线最短、外形尺寸最小，从而可以有效地实现3D芯片叠层，制造出结构更复杂、性能更强大、更具成本效率的芯片。
这里，所述第一金属材料用来填充盲孔，形成硅通孔的导电层，导电层用于在晶圆键合后实现两个晶圆之间的电连接，因此第一金属材料可以为任一种导电金属材料，例如，钨(W)、铝(Al)和铜(Cu)等。不同的导电材料采用的沉积工艺也不相同。钨作为导电材料时，采用CVD法；铝作为导电材料时，采用CVD法和PVD法；铜作为导电材料时，采用CP法。
步骤S104、去除所述晶圆表面沉积的第一金属材料，并平坦化所述晶圆表面。
在实际应用中，当硅通孔形成后，晶圆上表面会沉积多余的第一金属材料，使晶圆上表面形成一些凸起和凹槽，因此需要去除所述晶圆表面沉积的多余的第一金属材料。去除采用的工艺为刻蚀、研磨、抛光等。
在一些实施例中，所述平坦化是让晶圆表面变平的技术，可以改善晶圆或芯片的性能。所述平坦化所述晶圆表面，包括：通过化学机械研磨工艺平坦化所述晶圆表面。
本公开实施例中，在形成所述硅通孔后，通过化学机械研磨工艺进行平坦化，只需要一次在形成硅通孔后进行平坦化，后续形成键合焊盘的时候晶圆表面就是平坦的，不仅简化了晶圆的制造工艺，而且，减少了晶圆表面由于不平整导致后续在晶圆键合过程中产生偏差，从而能够有效提高叠层芯片的可靠性。
接下来请参考图2A至图2D对步骤S101至S104做进一步详细说明。
首先参考图2A，晶圆10中包括半导体器件12；接着参考图2B，在晶圆表面的预设位置通过刻蚀工艺形成盲孔13；然后参考图2C，在盲孔13中采用 CP工艺沉积第一金属材料，例如沉积金属铜(Cu)，形成硅通孔15；在硅通孔形成后，晶圆表面也附着了多余的第一金属材料，可能会在晶圆表面形成凹坑或凸起等缺陷，因此，在图2D中，采用刻蚀、研磨、抛光等工艺去除晶圆10表面沉积的第一金属材料，并平坦化晶圆10表面。
图2A至图2E中，半导体器件12包括存储器件、金属互连层M1、M2和M3以及接触孔CT、通孔(Via)V1和V2等。其中，接触孔CT是存储器件例如晶体管与M1的连接通道，通孔V1是在金属间介质层1(Inter Metal Dielectric，IMD)上形成的金属互连层M1与金属互连层M2的连接通道，通孔V2是在IMD2上形成的金属互连层M2与金属互连层M3的连接通道。
在一些实施例中，形成硅通孔15的工艺可以采用后通孔工艺(Via Last)，即硅通孔15是在器件结构形成之后形成的，这样以避免硅通孔由于器件结构形成过程中金属沉积导致的污染问题。
本公开实施例中，以存储器件为例进行说明，半导体器件中包括存储器件，例如晶体管，这样步骤S101的形成包括：
步骤S111、提供衬底；
这里，所述衬底可以是硅衬底。在其他实施例中，所述衬底可包括其他半导体元素，例如：锗(Ge)，或包括半导体化合物，例如：碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)或锑化铟(InSb)，或包括其他半导体合金，例如：硅锗(SiGe)、磷化砷镓(GaAsP)、砷化铟铝(AlInAs)、砷化镓铝(AlGaAs)、砷化铟镓(GaInAs)、磷化铟镓(GaInP)、及/或磷砷化铟镓(GaInAsP)或其组合。
步骤S112、在所述衬底上形成所述半导体器件；其中，所述半导体器件包括存储器件及金属互连层。
在一些实施例中，半导体器件中的存储器件可以为晶体管，金属互连层可以通过金属导电材料形成连线将不同的存储器件连接起来形成电路。在形成本公开实施例中的金属互连层时需要考虑互连材料的电阻率、沉积工艺的台阶覆盖率和表面平整度、电迁移和应力等。采用电阻率低的材料做互连可以降低芯 片的损耗和RC延时，提高芯片的速度，其中，RC延时是指电阻(R)和电容(C)在充放电过程中引起的信号延迟。金属互连层中可作为互连金属的材料有钨(W)、铜(Cu)、铝(Al)等。
下面参考图2E对步骤S111和步骤S112做进一步理解。
在图2E中，晶圆10包括衬底11和半导体器件12，半导体器件12坐落于衬底11的上表面，其中，衬底11中包括浅沟槽结构(Shallow Trench Isolation，STI)。本公开实施例中的半导体器件12包括存储器件121、金属互连层122，其中，金属互连层122包括金属互连层M1、M2和M3。接触孔CT用于实现存储器件121和金属互连层M1之间的电连接，通孔V1用于实现金属互连层M1和金属互连层M2之间的电连接，通孔V2用于实现金属互连层M2和金属互连层M3之间的电连接。
在中硅通孔的制程中，在封装制程晶圆键合(Wafer On Wafer Bonding)中，由于晶圆的表面钝化层的不平整导致晶圆的混合键合(Wafer On Wafer Hybrid Boding)无法进行。晶圆的表面钝化层的不平整有些是在晶圆键合过程中，电镀工艺造成的晶圆表面不平整等。电镀工艺后，依次形成的层间介质层和钝化层也会有不平整的现象。
本公开实施例还提供一种半导体结构的形成方法，其中，硅通孔形成于中硅通孔工艺阶段，参考图3，包括：
步骤S301、提供形成有半导体器件的晶圆；
这里，本公开实施例中，在形成层间介质层之后，可以不形成钝化层，由此晶圆的表面可以为层间介质层。
步骤S302、以所述晶圆表面的预设位置为刻蚀起点，刻蚀所述晶圆，在所述晶圆中形成盲孔；
在一些实施例中，盲孔的加工工艺可以采用深反应离子刻蚀技术(Deep Reactive Ion Etching，DRIE)或激光钻孔技术(Laser Drilling)。DRIE技术是将聚合物钝化层的沉积和对单晶硅的刻蚀，这两种工艺过程组合在一起循环交替进行，这样可以避免沉积和刻蚀之间相互影响，保证了钝化层的稳定可靠，从 而形成侧壁陡直的高深宽比结构。
步骤S303、在所述盲孔内，沉积第一金属材料以形成硅通孔；
本公开实施例中，所述硅通孔可以是在FEOL和中间工序(Middle of Line，MOL)制程之后，在BEOL制程之前制备而成。
在一些实施例中，步骤S303的实施包括：
步骤S331、在所述盲孔内壁，沉积覆盖所述盲孔内壁的绝缘层；
这里，绝缘层用于防止后续工艺中填充第一金属材料(形成导电层)与衬底之间导电，保护衬底不被破坏。本实施例中的绝缘层的材料包括硅氧化物(例如SiO 2)、硅氮化物(例如Si 3N 4)等。绝缘层的沉积常采用PECVD法，热氧化技术(Thermal Oxidation)或真空气相沉积技术。其中，PECVD法沉积速率高、工艺温度低且膜层覆盖能力强，广泛应用于淀积SiO 2、Si 3N 4等绝缘层材料；热氧化技术用于沉积二氧化硅；真空气相沉积技术用于沉积对二甲苯材料。
在一些实施例中，在沉积覆盖所述盲孔内壁的绝缘层之后，依次沉积阻挡层和种子层，也就是说：在所述盲孔内壁上，沉积顺序为：首先在盲孔内壁沉积绝缘层；然后在绝缘层上沉积阻挡层；最后在阻挡层上沉积种子层。
其中，阻挡层用于防止后续工艺中填充第一金属材料扩散并提高种子层的粘附强度。阻挡层的常用材料可以有钛、氮化钛、钽、氮化钽、钨、氮化钨、钒、氮化钒、铌或氮化铌等。阻挡层的沉积可以采用PVD法、CVD法或等离子增强磁控溅射技术(Plasma Enhanced Magnetron Sputtering，PEMS)等。
种子层用于为后续在硅通孔中形成导电层，提供衔接作用。种子层的材料可以是任意一种导电材料，例如，钨(W)、钴(Co)、铜(Cu)、铝(Al)或其任何组合。制作种子层可采用与阻挡层相同的一种或几种沉积方法。
步骤S332、在形成所述绝缘层后，沉积第一金属材料以形成硅通孔的导电层。
在一些实施例中，导电层用于导电。所述导电层中的导电材料与所述种子层中的导电材料可以相同，也可以不同。导电层的材料采用铜(Cu)金属。
步骤S304、去除所述晶圆表面沉积的第一金属材料，并平坦化所述晶圆表 面。
这里，所述平坦化采用的是化学机械抛光技术(Chemical Mechanical Polishing，CMP)。在实施时，首先将晶圆表面的材料与抛光液中的氧化剂、催化剂等发生化学反应，生成一层相对容易去除的软质层；然后在抛光液中的磨料和抛光垫的机械作用下去除软质层，使工件表面重新裸露出来；之后再进行化学反应和机械作用，依此往复，就这样在化学作用过程和机械作用过程的交替进行中完成工件表面抛光。
接下来请参考图4A至图4D对步骤S301至S304做进一步详细说明。
参考图4A，晶圆10包括衬底11、半导体器件12以及层间介质层124，其中，晶圆10的表面为层间介质层124。在图4B中，在晶圆10上表面的预设位置，通过DRIE技术依次刻蚀层间介质层124、衬底11，在晶圆10中形成盲孔13；紧接着，参考图4C的左图，通过一种或多种沉积工艺，例如CVD法或PVD法，在盲孔13内依次沉积形成隔离层15a和导电层15b，由此形成硅通孔15。
此外，步骤S331至步骤S332可参考图4C进行理解。参考图4C的右图中，硅通孔的形成包括：在盲孔13内壁，沉积覆盖盲孔13内壁的绝缘层151、阻挡层152、种子层153和导电层15b，其中绝缘层151、阻挡层152和种子层153形成隔离层15a。
在硅通孔形成过程中，晶圆表面沉积了多种多余的材料，例如绝缘层、阻挡层、种子层和导电层中的材料，因此需要对晶圆表面做进一步处理。在图4D中，通过CMP工艺，一方面可以去除晶圆10表面多余的材料，另一方面还能使得晶圆10表面实现平坦化。在完成去除和平坦化工艺后，得到表面平坦的硅通孔15。
本公开实施例还包括第三种半导体结构的形成方法，参考图5，所述方法包括：
步骤S501、提供形成有半导体器件的晶圆。
步骤S502、在所述晶圆中形成盲孔。
步骤S503、在所述盲孔内，沉积第一金属材料以形成硅通孔。
步骤S504、去除所述晶圆表面沉积的第一金属材料，并平坦化所述晶圆表面。
步骤S505、在所述平坦化后的晶圆表面形成键合焊盘。
在实际应用中，晶圆键合是指通过化学和物理作用，将两块已镜面抛光的同质或异质的晶圆紧密地结合起来，晶圆接合后，晶圆界面的原子受到外力的作用而产生反应形成共价键结合成一体，并使接合界面达到特定的键合强度的技术。
本公开实施例中，在形成TSV通孔后采用CMP工艺平坦化所述晶圆表面，之后再在平坦化的晶圆表面形成键合焊盘，这样，只需要经过一次平坦化处理，在形成键合焊盘后晶圆表面就是平坦的，简化了工艺流程。
在一些实施例中，步骤S505的实施包括：
步骤S551、在所述平坦化后的晶圆表面沉积一层阻挡层；
这里，阻挡层是在上下层材料间形成的隔离层，防止上下层材料相互扩散，并提高上下层材料与阻挡层材料之间的附着作用。阻挡层金属的要求是低接触电阻、好的侧壁和台阶覆盖率和高的阻挡性。本公开实施例中阻挡层采用的材料有二氧化硅、氮化硅、氮氧化硅等。阻挡层的沉积工艺包括CVD法或PVD法。
步骤S552、在所述阻挡层表面沉积硬掩膜层；
硬掩膜版工艺技术是指利用很薄的光刻胶把图形转移到硬掩膜层(又称为中间层)，然后通过中间层把图形转移到底层薄膜材料的技术。
在一些实施例中，硬掩膜层的材料可以为二氧化硅、氮化硅、碳化硅或氧化钽等。所述硬掩膜层可采用等离子体增强化学气相沉积法(Plasma Enhanced Chemical Vapor Deposition，PECVD)或CVD法制备而成。
步骤S553、图案化所述硬掩膜层，利用所述掩膜图案刻蚀所述阻挡层的表面，形成暴露所述金属互连层及所述盲孔的通孔；
这里，所述图案化是指将图形从光刻胶层转移到硬掩膜层上的过程。图案化的常用工艺为干法刻蚀，包括等离子体刻蚀(Plasma Etching，PE)、等离子 体溅射刻蚀(Plasma Sputtering Etching，PSE)或反应离子刻蚀(Reaction Ion Etch，RIE)等。
在一些实施例中，刻蚀所述掩膜图案的工艺可以为干法刻蚀，可以采用与所述图案化工艺相同的一种或几种刻蚀工艺。
在一些实施例中，通孔的制备技术可以与S102中制备盲孔的技术相同，包括采用干法刻蚀或湿法刻蚀在金属互连层上表面以及硅通孔上表面进行刻蚀形成通孔。
步骤S554、在所述通孔内沉积的第二金属材料，形成键合焊盘。
在一些实施例中，所述第二金属材料与所述第一金属材料相同。所述“沉积”工艺可采用与沉积第一金属材料相同的一种或多种工艺。
接下来请参考图6A至图6D对S551至步骤S553进一步地详细说明。
参考图6A，首先在层间介质层124上表面通过CVD法或PVD法沉积阻挡层125；紧接着，在图6B中，采用PECVD法或CVD法在阻挡层125上表面沉积得到硬掩膜层16；之后，通过干法刻蚀图案化硬掩膜层16；进一步利用掩膜图案刻蚀阻挡层125的上表面，形成图6C中分别暴露出金属互连层122和硅通孔15的通孔17a、17b和17c；最后，在通孔17a、17b和17c中分别填充第二金属材料形成图6D中的键合焊盘18a、18b和18c。
在一些实施例中，当填充的第二金属材料不同时，所用的填充工艺不同，例如，当钨作为导电材料时，采用CVD法；铝作为导电材料时，采用CVD法和PVD法；铜作为导电材料时，采用CP法。
此外，参考图6C可知，通孔17a能够暴露硅通孔15，通孔17b和17c能够暴露金属互连层122；参考图6D可知，键合焊盘18a和硅通孔15实现电连接，键合焊盘18b和18c和金属互连层122实现电连接。
本公开实施例中，首先，在平坦化后的晶圆表面沉积阻挡层；其次刻蚀所述阻挡层的表面，形成暴露所述金属互连层及所述盲孔的通孔；然后在所述通孔内沉积第二金属材料，最后需要在晶圆表面再进行一次CMP工艺去除多余的第二金属材料，便可形成表面平整的键合焊盘。
在一些实施例中，假设所述键合焊盘所在表面为第一表面，在步骤S505之后，还包括：
步骤S506、从与所述第一表面相对的第二表面开始，将形成有所述键合焊盘的晶圆减薄至预设厚度。
这里，预设厚度是指后期封装中所需的晶圆厚度，根据不同的后期封装工艺，所述预设厚度不同。晶圆减薄是为了进行3D封装，晶圆减薄后为了保证形成的通孔的孔径与厚度比例在合理的范围内，并且可以使最终封装的厚度可以接受。
在一些实施例中，晶圆减薄的方法可采用机械磨削、干法刻蚀或湿法刻蚀等。为了防止减薄后晶圆发生翘曲、下垂、表面损伤扩大、晶片破裂等问题，在实施时，一方面，减薄前在晶圆表面贴一层玻璃(或硅材质)的承载材料，作为固定和强化超薄晶圆的承载支架；另一方面，在晶圆外围放置面积、厚度与晶圆面积、厚度相当的片状物，使减薄过程中中间的晶圆受力均匀。由此便可得到边缘无缺损、无裂纹、厚度一致的晶圆。
本公开实施例中，在形成硅通孔以及键合焊盘后需要将晶圆减薄至预设厚度，通过晶圆减薄工艺，可以改善芯片的散热效果。
基于图6D，本公开实施例提供了一种半导体结构，包括：
形成有半导体器件12的晶圆10；
在晶圆中形成的硅通孔15；
与硅通孔电连接的键合焊盘18a。
在一些实施例中，继续参见图6D，晶圆10包括衬底11和在衬底11上形成的半导体器件12；其中，半导体器件包括存储器件121和金属互连层122。
继续参见图6D，存储器件121位于层间介质层124中，而硅通孔15位于衬底11和层间介质层124中。
在一些实施例中，参见图6C，硅通孔15包括隔离层15a和导电层15b，其中，隔离层15a包括绝缘层151、阻挡层152和种子层153。
在一些实施例中，所述键合焊盘采用第二金属材料形成。
本公开实施例中，还提供了晶圆键合的方法，参考图7，所述方法包括：
步骤S701、提供第一晶圆和第二晶圆，其中，所述第一晶圆和所述第二晶圆可以采用上述实施例提供的方法制成；
这里，所述第一晶圆和第二晶圆可以是相同的晶圆，也可以是不同的晶圆。所述第一晶圆和第二晶圆中形成的键合焊盘中的导电材料可以相同或不同。
步骤S702、将所述第一晶圆和所述第二晶圆进行混合键合，形成了混合键合区。
这里，混合键合区是通过焊接第一晶圆和第二晶圆中相对应的键合焊盘形成的。常用的焊接工艺包括回流焊接(Reflow Soldering，RS)和热压焊接(Thermal Compression Bond，TCB)等。
下面参考图8对晶圆键合的方法做详细说明。
在图8中的晶圆包括两个，包括第一晶圆81和第二晶圆82；第一晶圆81和第二晶圆82可以采用上述实施例提供的方法制成，第一晶圆81和第二晶圆82可以相同或不同；第一晶圆81和第二晶圆82中都包括键合焊盘结构，键合焊盘的结构可参见图6D，第一晶圆81和第二晶圆82中形成的键合焊盘中的导电材料可以相同或不同。采用RS焊接工艺或TCB焊接工艺，可将晶圆81的第一表面和晶圆82的第一表面中相对应的键合焊盘焊接在一起形成混合键合区83。
本公开实施例中，在形成TSV硅通孔后，采用CMP工艺对晶圆表面进行平坦化，形成了平整的晶圆表面，之后制备了表面平整的键合焊盘，进而可一次实现晶圆键合，简化了工艺流程。
本公开实施例中半导体结构与上述实施例中的半导体结构的形成方法类似，对于本公开实施例未详尽披露的技术特征，请参照上述实施例进行理解。本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易 想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。
工业实用性
本公开实施例提供的半导体结构及其形成方法、晶圆键合方法，其中，首先在所述晶圆中形成盲孔；然后在所述盲孔内，沉积第一金属材料以形成硅通孔；接着去除所述晶圆表面沉积的第一金属材料，并平坦化所述晶圆表面；最后在所述平坦化后的晶圆表面形成键合焊盘；由此可见，在形成硅通孔后进行平坦化，在平坦化后的晶圆表面形成键合焊盘；只需要一次在形成硅通孔后进行平坦化，最终形成键合焊盘的时候晶圆表面就是平坦的，不仅简化了晶圆的制造工艺，而且减少了晶圆表面由于不平整导致的在晶圆键合过程中产生偏差，从而能够有效提高叠层芯片的可靠性。

Claims (14)

  1. 一种半导体结构的形成方法，包括：
    提供形成有半导体器件的晶圆；
    在所述晶圆中形成盲孔；
    在所述盲孔内，沉积第一金属材料以形成硅通孔；
    去除所述晶圆表面沉积的第一金属材料，并平坦化所述晶圆表面。
  2. 根据权利要求1所述的方法，其中，所述提供形成有半导体器件的晶圆，包括：
    提供衬底；
    在所述衬底上形成所述半导体器件；其中，所述半导体器件包括存储器件及金属互连层。
  3. 根据权利要求2所述的方法，其中，还包括：
    在所述平坦化后的晶圆表面形成键合焊盘。
  4. 根据权利要求3所述的方法，其中，所述在所述平坦化后的晶圆表面形成键合焊盘，包括：
    在所述平坦化后的晶圆表面沉积硬掩膜层；
    图案化所述硬掩膜层，形成暴露所述金属互连层及所述盲孔的通孔；
    在所述通孔内沉积的第二金属材料，形成键合焊盘。
  5. 根据权利要求4所述的方法，其中，所述硬掩膜层材料包括氮化硅。
  6. 根据权利要求4所述的方法，其中，所述第一金属材料与所述第二金属材料相同。
  7. 根据权利要求1至6任一项所述的方法，其中，采用干法刻蚀工艺、湿法刻蚀工艺中的至少一种在所述晶圆中形成盲孔。
  8. 根据权利要求1至6任一项所述的方法，其中，所述在所述盲孔内，沉积第一金属材料以形成硅通孔，包括：
    在所述盲孔内壁，沉积覆盖所述盲孔内壁的绝缘层；
    在形成所述绝缘层后，沉积第一金属材料以形成硅通孔的导电层。
  9. 根据权利要求1至6任一项所述的方法，其中，所述平坦化所述晶圆表面，包括：
    通过化学机械研磨工艺平坦化所述晶圆表面。
  10. 根据权利要求3至5任一项所述的方法，其中，所述键合焊盘所在表面为第一表面，所述方法还包括：
    从与所述第一表面相对的第二表面开始，将形成有所述键合焊盘的晶圆减薄至预设厚度。
  11. 一种晶圆键合方法，包括：
    提供第一晶圆和第二晶圆，其中，所述第一晶圆和所述第二晶圆采用权利要求1至10任一项所述方法制成；
    将所述第一晶圆和所述第二晶圆进行混合键合。
  12. 一种半导体结构，包括：
    形成有半导体器件的晶圆；
    在所述晶圆中形成的硅通孔；
    与所述硅通孔电连接的键合焊盘。
  13. 根据权利要求12所述的半导体结构，其中，所述晶圆包括：
    衬底；
    在所述衬底上形成的所述半导体器件；其中，所述半导体器件包括存储器件及金属互连层。
  14. 根据权利要求12或13所述的半导体结构，其中，所述硅通孔包括绝缘层和采用第一金属材料形成的导电层；
    所述键合焊盘采用第二金属材料形成。
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