CN117497411A - 制作igbt的方法及igbt半导体结构 - Google Patents
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Abstract
本发明涉及一种制作IGBT的方法及IGBT半导体结构，该方法至少包括以下步骤：提供一器件晶圆，器件晶圆包括相互背离的第一表面和第二表面；在器件晶圆的第一表面上形成半导体器件功能区，半导体器件功能区包括金属层；提供一支撑晶圆，支撑晶圆包括相互背离的第三表面和第四表面；将器件晶圆和支撑晶圆进行键合，且器件晶圆的第一表面与支撑晶圆的第三表面相对；对器件晶圆从第二表面的一侧进行减薄；对支撑晶圆从第四表面的一侧进行减薄；形成由支撑晶圆的第四表面侧贯通至半导体器件功能区中的金属层的孔洞；对器件晶圆执行IGBT背面工艺。该方法极大地简化了生产工艺，在获得稳定支撑的情况下可以获得整体更小的厚度。
Description
技术领域
本发明属于半导体制造技术领域，尤其涉及一种制作IGBT的方法及IGBT半导体结构。
背景技术
绝缘栅双极晶体管（Insulate-Gate Bipolar Transistor，IGBT）于二十世纪八十年代被提出和迅速推广，现已广泛应用于中高压大电流领域，并同金属-绝缘体-半导体场效应晶体管（Metal Insulator Semiconductor Field Effect Transistor，MOSFET）将功率电子技术推向了高频时代。IGBT器件综合了电力晶体管和电力场效应晶体管的优点，具有良好的特性，应用领域很广泛。
IGBT器件是三端器件，三端包括：栅极、集电极和发射极。IGBT的开关作用是通过加正向栅极电压形成沟道，给PNP晶体管提供基极电流，使IGBT导通。反之，加反向门极电压消除沟道，流过反向基极电流，使IGBT关断。
在IGBT的制造过程中，需要执行晶圆的背面工艺形成场终止区（Fieldstop，简称“FS”），FS区是N型掺杂区，其作用是高压下电场强度在该区可以迅速减少以实现电场终止。在形成FS区的过程中需要对晶背进行减薄，从而获得所需的开关特性。然而，受限于减薄工艺及减薄设备，使得目前IGBT晶圆的厚度无法进一步减小，限制了IGBT技术的进一步发展。
发明内容
针对相关技术中存在的至少一个不足之处，本发明提供了一种制作IGBT的方法及IGBT半导体结构，极大地简化了生产工艺，在获得稳定支撑的情况下可以获得整体更小的厚度。
本申请第一方面提供一种制作IGBT的方法，至少包括以下步骤：
提供一器件晶圆，器件晶圆包括相互背离的第一表面和第二表面；
在器件晶圆的第一表面上形成半导体器件功能区，半导体器件功能区包括形成在器件晶圆的第一表面或第一表面之下的金属层；
提供一支撑晶圆，支撑晶圆包括相互背离的第三表面和第四表面；
将器件晶圆和支撑晶圆进行键合，且器件晶圆的第一表面与支撑晶圆的第三表面相对；
对器件晶圆从第二表面的一侧进行减薄；
对支撑晶圆从第四表面的一侧进行减薄；
形成由支撑晶圆的第四表面侧贯通至半导体器件功能区中的金属层的孔洞；
对器件晶圆执行IGBT背面工艺。
在第一方面的一些实施例中，在将器件晶圆和支撑晶圆进行键合之前，还包括：在器件晶圆的第一表面形成第一电介质层，第一电介质层的厚度为1KÅ~10μm，第一电介质层的材料为SiN、SiO2和SiCN中的至少一种。
在第一方面的一些实施例中，在将器件晶圆和支撑晶圆进行键合之前，还包括：在支撑晶圆的第三表面形成第二电介质层，第二电介质层的厚度为0.2~10μm，第二电介质层的材料TiN、SiN、SiO2中的至少一种。
在第一方面的一些实施例中，在将器件晶圆和支撑晶圆进行键合之前，还包括：在器件晶圆的第一表面形成有第一标记，在支撑晶圆的第三表面形成第二标记，在将器件晶圆和支撑晶圆进行键合的过程中，通过第一标记和第二标记进行对准且保证第一标记和第二标记的偏移量在300nm以内。
在第一方面的一些实施例中，器件晶圆和支撑晶圆通过混合键合工艺进行键合连接。
在第一方面的一些实施例中，对器件晶圆从第二表面的一侧进行减薄至厚度为5μm~400μm；对支撑晶圆从第四表面的一侧进行减薄至厚度为5μm~600μm。
在第一方面的一些实施例中，孔洞的打开深度为200μm~600μm。
在第一方面的一些实施例中，支撑晶圆在减薄前的厚度为50μm~800μm。
本申请第二方面提供一种IGBT半导体结构，根据上述第一方面任一项实施例所述的制作IGBT的方法制作而成，该IGBT半导体结构包括：
相互键合的器件晶圆和支撑晶圆，器件晶圆的背面和支撑晶圆的背面相互远离地设置；
半导体器件功能区，其形成于器件晶圆中且靠近键合位置，半导体器件功能区包括金属层；
孔洞，其由支撑晶圆的背面贯通至金属层；
形成在器件晶圆的背面的场终止区、集电极区以及背面金属层。
在第二方面的一些实施例中，器件晶圆和支撑晶圆整体的厚度为40μm~1400μm。
与现有技术相比，本发明的优点和积极效果在于：
（1）本申请至少一个实施例所提供的制作IGBT的方法，通过支撑晶圆对器件晶圆提供支撑作用，避免由于器件晶圆太薄而发生翘曲、破片等容易发生的缺陷，同时可以增加了IGBT背面工艺的稳定性；
（2）本申请至少一个实施例所提供的制作IGBT的方法，在支撑晶圆的背面形成贯通至IGBT功能区金属层的孔洞，用于后续导电连接，避免了在键合之前分别对器件晶圆和支撑晶圆进行处理形成导电连接结构的复杂工序，极大地简化了生产工序，降低了生产成本，同时还提高了所生产的IGBT器件的导电良率；
（3）本申请至少一个实施例所提供的IGBT半导体结构，可以获得整体更小的厚度，同时不会出现由于减薄而造成的破片、翘曲等缺陷，使得设计者可以更加方便地对器件的厚度进行控制。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为本申请所提供的制作IGBT的方法的一个实施例的流程图；
图2a为根据本申请实施例所提供的制作IGBT的方法在步骤S1中所提供的器件晶圆的剖视图；
图2b为根据本申请实施例所提供的制作IGBT的方法执行步骤S2后的器件晶圆的剖视图；
图2c为根据本申请实施例所提供的制作IGBT的方法执行步骤S31后的器件晶圆的剖视图；
图3a为根据本申请实施例所提供的制作IGBT的方法在步骤S3中所提供的支撑晶圆的剖视图；
图3b为根据本申请实施例所提供的制作IGBT的方法执行步骤S32后支撑晶圆的剖视图；
图4a为根据本申请实施例所提供的制作IGBT的方法执行步骤S4将器件晶圆和支撑晶圆键合后的剖视图；
图4b为根据本申请实施例所提供的制作IGBT的方法执行步骤S5和S6对器件晶圆和支撑晶圆组合体进行减薄后的剖视图；
图4c为根据本申请实施例所提供的制作IGBT的方法执行步骤S7在器件晶圆和支撑晶圆组合体中形成有孔洞后的剖视图；
图4d为根据本申请实施例所提供的制作IGBT的方法执行步骤S8进行IGBT背面工艺处理后的器件晶圆和支撑晶圆组合体的剖视图。
图中：
100、器件晶圆；101、第一表面；102、第二表面；110、半导体器件功能区；120、第一电介质层；130、背面金属层；200、支撑晶圆；201、第三表面；202、第四表面；210、第二电介质层；300、孔洞。
具体实施方式
下面将结合本发明实施例中的附图，对实施例中的技术方案进行清楚、完整的描述。显然，所描述的实施例仅仅是本发明的一部分实施例，而非全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
显而易见地，下面描述中的附图仅仅是本申请的一些示例或实施例，对于本领域的普通技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图将本申请应用于其他类似情景。此外，还可以理解的是，虽然这种开发过程中所作出的努力可能是复杂并且冗长的，然而对于与本申请公开的内容相关的本领域的普通技术人员而言，在本申请揭露的技术内容的基础上进行的一些设计，制造或者生产等变更只是常规的技术手段，不应当理解为本申请公开的内容不充分。
在本申请中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域普通技术人员显式地和隐式地理解的是，本申请所描述的实施例在不冲突的情况下，可以与其它实施例相结合。
术语“第一”、“第二”、“第三”、“第四”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。可以理解的是，在本申请所提供的方法中，仅示出了与本申请改进相关的步骤而非全部步骤，因此，各步骤之间并非无缝衔接的，两步骤之间可能根据需要穿插其它必要的步骤。
本申请实施例的第一方面提供一种制作IGBT的方法，如图1所示，至少包括以下步骤：
S1：提供一器件晶圆，器件晶圆包括相互背离的第一表面和第二表面；
S2：在器件晶圆的第一表面上形成半导体器件功能区，半导体器件功能区包括形成在器件晶圆的第一表面或第一表面之下的金属层；
S3：提供一支撑晶圆，支撑晶圆包括相互背离的第三表面和第四表面；
S4：将器件晶圆和支撑晶圆进行键合，且器件晶圆的第一表面与支撑晶圆的第三表面相对；
S5：对器件晶圆从第二表面的一侧进行减薄；
S6：对支撑晶圆从第四表面的一侧进行减薄；
S7：形成由支撑晶圆的第四表面贯通至半导体器件功能区中的金属层的孔洞；
S8：对器件晶圆执行IGBT背面工艺。
以上实施例所提供的制作IGBT的方法，通过支撑晶圆对器件晶圆提供支撑作用，在减薄过程中可以提高器件晶圆的减薄厚度，避免由于器件晶圆太薄而发生翘曲、破片等容易发生的缺陷，同时可以增加了IGBT背面工艺的稳定性。此外，键合连接的支撑晶圆在IGBT制作后不进行剥离，省去了晶圆剥离工序及由此可能带来的缺陷，在支撑晶圆的背面形成贯通至IGBT功能区金属层的孔洞，该孔洞可用于后续导电连接，避免了在键合之前分别对器件晶圆和支撑晶圆的键合表面设置导电连接结构等处理，打破了传统生产工序和思维的限制，极大地简化了生产工序，降低了生产成本，缩短了IGBT功能器件的生产周期，同时由于工序的简化还提高了所生产的IGBT器件的导电良率，获得了预料之外的效果。
以下将结合制作过程中IGBT半导体结构的剖面图对各工艺步骤进行详细说明。
在步骤S1中，如图2a所示，提供一器件晶圆100，该器件晶圆100可以为通常所说的半导体衬底，器件晶圆100的材料可以包括单质半导体材料（例如硅、锗）、III-Ⅴ族化合物半导体材料、II-VI族化合物半导体材料、有机半导体材料或者本领域公知的其他合适的晶圆材料，本申请在此不做限制。该器件晶圆100包括相互背离的第一表面101和第二表面102，通常器件晶圆100为具有一定厚度的圆柱体，因此第一表面101和第二表面102为圆形表面或近似圆形的表面，但还可以为其它形状，本申请不做限制。通常，第一表面101为器件晶圆100的正面，第二表面102为器件晶圆100的背面。
在步骤S2中，如图2b所示，在器件晶圆100的第一表面101上形成半导体器件功能区110，基于现有IGBT器件的结构，该半导体器件功能区110具体形成为金属-氧化物-半导体场效应晶体管（Metal Oxide Semiconductor Field Effect Transistor，MOSFET），但随着半导体领域的发展，该半导体器件功能区110还可能为其它可实现相应功能的半导体器件区，本申请不做限制。在该半导体功能区包括金属层（图中未示出），例如，在MOSFET功能区中包括作为栅极的金属层。金属层通常形成在器件晶圆100的第一表面101，也即，通常所说的器件晶圆100的正面，或者形成在器件晶圆100的第一表面101之下，例如，在一些实施例中，在MOSFET功能区之上还可能形成介电层等。
在步骤S3中，如图3a所示，提供一支撑晶圆200，本申请对支撑晶圆200的种类不做限制，支撑晶圆200的厚度可以为50μm~800μm，具体取决于所要获得的器件的最终厚度以及设计者的选择。支撑晶圆200包括相互背离的第三表面201和第四表面202；通常，第三表面201和第四表面202与器件晶圆100的第一表面101和第二表面102具有相同或相近的形状，以便为器件晶圆100提供更稳定的支撑；由于支撑晶圆200主要为了提供支撑作用，在本申请中，支撑晶圆200的第三表面201和第四表面202无关晶圆的正面和背面，只是为了方便描述而定义。
在步骤S4中，如图4a所示，将器件晶圆100和支撑晶圆200进行键合且器件晶圆100的第一表面101与支撑晶圆200的第三表面201相对，即，将器件晶圆100形成有半导体器件功能区110的表面与支撑晶圆200的表面进行键合。可以理解的是，由于支撑晶圆200的第三表面201和第四表面202并无本质差异，仅为了方便后续表述而进行定义，因此，在另一些实施例中，也可以将器件晶圆100的第一表面101与支撑晶圆200的第四表面202相对地进行键合，将后续步骤中的第三表面201和第四表面202相互调换即可。在一些实施例中，器件晶圆100和支撑晶圆200通过混合键合（Hybrid bonding）工艺进行键合连接。
在本申请中，需要说明的是，在将器件晶圆100和支撑晶圆200进行键合之前，无需分别对器件晶圆100和支撑晶圆200进行处理以在器件晶圆100和支撑晶圆200之间预先形成导电连接结构，这极大地简化了生产工序，且避免了导电连接结构之间所存在的对准等问题，提高了产品的性能。
在一些实施例中，在将器件晶圆100和支撑晶圆200进行键合之前还包括：
步骤31：如图2c所示，在器件晶圆100的第一表面101形成第一电介质层120，第一电介质层120的厚度为1KÅ~10μm，第一电介质层120的材料为SiN、SiO2和SiCN中的至少一种。
步骤S32：如图3b所示，在支撑晶圆200的第三表面201形成第二电介质层210，第二电介质层210的厚度为0.2~10μm，第二电介质层210的材料TiN、SiN、SiO2中的至少一种。
经过步骤S31和S32，在器件晶圆100的第一表面101上形成有第一电介质层120，在支撑晶圆200的第三表面201上形成有第二电介质层210，在后续键合的过程中，第一电介质层120和第二电介质层210的存在可以保证两个晶圆更好地进行键合。第一电介质层120和第二电介质层210可通过在第三表面201上进行沉积而形成，例如可以采用化学气相沉积（Chemical Vapor Deposition，CVD）、物理气相沉积（Physical Vapor Deposition，PVD）、原子层沉积（Atomic Layer Deposition，ALD）、高密度等离子体CVD（High DensityPlasma，HDPCVD）、金属有机CVD（Metal Organic CVD，MOCVD）等沉积工艺。可以理解的是，步骤S31和步骤S32的执行顺序没有影响，可以先执行步骤S31或者先执行步骤S32，此外，还可以同时执行步骤S31和S32。
在一些实施例中，在将器件晶圆100和支撑晶圆200进行键合之前，还包括步骤S33：在器件晶圆100的第一表面101形成有第一标记，在支撑晶圆200的第三表面201形成第二标记，在步骤S4中将器件晶圆100和支撑晶圆200进行键合的过程中，通过第一标记和第二标记进行对准且保证第一标记和第二标记的偏移量在300nm以内，从而可以保证器件晶圆100与支撑晶圆200在键合过程中的对准度，提高键合的精确度，为后续步骤S7直接打开至半导体器件功能区110中金属层的孔洞300做好准备工作。
在步骤S33中，通常在器件晶圆100中形成半导体器件功能区110的过程中已经在第一表面101上形成了第一标记，支撑晶圆200表面的第二标记通过光刻、刻蚀等工艺所形成，第二标记与第一标记相对应或互补，从而可以测量出偏差量，精准地对器件晶圆100和支撑晶圆200进行对准，本申请中对第一标记和第二标记的具体形状不做限制。可以理解的是，当在支撑晶圆200的第三表面201上形成有第二电介质层210时，第二标记形成在第二电介质层210上；此外，通常，在器件晶圆100的半导体器件功能区110的形成过程中已在第一表面101上形成第一电介质层120和第一标记。
如图4a所示，在经过步骤S4将器件晶圆100和支撑晶圆200键合在一起之后，支撑晶圆200对器件晶圆100起到了稳定的支撑作用，在步骤S5和S6中分别对器件晶圆100和支撑晶圆200进行减薄，减薄后的器件晶圆100和支撑晶圆200的组合体的剖面图如图4b所示。可以理解的是，步骤S5和步骤S6的执行顺序没有特殊限制，例如，在一些实施例中，可先执行步骤S5对器件晶圆100进行减薄然后再执行步骤S6对支撑晶圆200进行减薄，在另一些实施例中，也可以先执行步骤S6对支撑晶圆200进行减薄后再执行步骤S5对器件晶圆100进行减薄。从与步骤S7的衔接考虑，通常先执行步骤S5对器件晶圆100进行减薄。
在一些实施例中，执行步骤S5对器件晶圆100从第二表面102的一侧进行减薄至厚度为5μm~400μm；执行步骤S6对支撑晶圆200从第四表面202的一侧进行减薄至厚度为5μm~600μm。器件晶圆100和支撑晶圆200具体的减薄厚度取决于所需器件的性能以及设计者选择。
在步骤S7中，参见图4c，形成由支撑晶圆200的第四表面202侧贯通至半导体器件功能区110中金属层的孔洞300。孔洞300的具体形成方法可参考现有技术，本申请不做限制。例如，在一些实施例中，首先，在支撑晶圆200的第四表面202上形成硬掩模，在硬掩模之上涂布用于光刻显影的光刻胶，随后，进行光照曝光并进行显影，形成图形化的光刻胶，通过刻蚀对应光刻胶的图案将硬掩模打开并贯通至半导体器件功能区110中的金属层。在一些实施例中，孔洞300的打开深度为200μm~600μm，具体取决于支撑晶圆200减薄后的厚度及MOSFET器件区中金属层的深度。在一些实施例中，由于器件晶圆100的第一表面101上可能形成有多个MOSFET器件区，因此，对应于多个MOSFET器件区形成多个孔洞300。
在形成孔洞300的过程中，通过控制刻蚀的深度可以精确打开孔洞300至半导体器件功能区110的金属层之上而保证金属层不被打开，或者，即使金属层被打开较小深度，由于金属层本身具有一定的厚度，被打开的深度占比很小，不会影响金属层作为栅极的功能作用。后续导电连接可以直接连接至MOSFET区域的金属栅极，同时避免了在器件晶圆100和支撑晶圆200之间分别形成用于导电连接的结构，极大地简化了工序，缩短了生产周期且提高了器件的导电良率，突破了传统工序思维的限制，获得了突出的效果。
在执行步骤S7形成孔洞300后，如图4d所示，将器件晶圆100和支撑晶圆200所组成的整体翻转过来，使得器件晶圆100的第二表面102一侧（即，背面）向上，对器件晶圆100执行步骤S8进行IGBT背面工艺。在本申请实施例中，步骤S7和步骤S8的顺序不能调换，即，步骤S8的背面工艺必须在步骤S7完成孔洞300打开后再执行。原因是，如果先执行步骤S8完成器件晶圆100的背面工艺后再进行步骤S7，需要将已完成背面工艺的器件晶圆100和与器件晶圆100键合在一起的支撑晶圆200翻转过来，将器件晶圆100的背面向下放置在工作台上，从而对支撑晶圆200的第四表面202侧执行开孔工艺。这样很容易会造成已器件晶圆100的背面受到剐蹭受损而影响IGBT晶圆的性能，因此，需要先执行步骤S7再执行步骤S8。
在一些实施例中，步骤S8中IGBT背面工艺包括：S81向器件晶圆100的第二表面102的一侧注入形成场终止区（FS区）所需的N型杂质、S82向器件晶圆100的第二表面102的一侧注入形成集电极区（P型区）所需的P型杂质、S83低温退火以及S84器件晶圆100的第二表面102的金属化步骤。
在步骤S81中，通过向器件晶圆100的第二表面102的一侧（即，背面）注入N型杂质从而可以在器件晶圆100的第二表面102侧形成FS区，所注入的N型杂质包括磷、砷、硫、锑或硒等；在步骤S82中，通过向器件晶圆100的第二表面102的一侧（即，背面）注入P型杂质从而可以在器件晶圆100的第二表面102侧形成集电极区，所注入的P型杂质可以为硼、铟等。
在注入N型杂质和P型杂质后，进行S83低温退火，使得N型杂质和P型杂质能够充分进行扩散。随后通过步骤S84在器件晶圆100的背面形成背面金属层130，背面金属层130可通过沉积等方式形成，背面金属层130的材料可以为铝、钛、镍等。低温退火和金属化的具体工艺为本领域的现有技术，本申请不做赘述。
本申请实施例的第二方面提供一种IGBT半导体结构，该半导体结构由本申请第一方面所述的制作IGBT的方法制作而成。该半导体结构包括相互键合的器件晶圆100和支撑晶圆200，器件晶圆100的背面和支撑晶圆200的背面相互远离地设置；在器件晶圆100中靠近键合位置形成有半导体器件功能区110，半导体器件功能区110包括金属层；在支撑晶圆200的背面形成有贯通至金属层的孔洞300；在器件晶圆100的背面形成有场终止区、集电极区和背面金属层130。
通过本申请第一方面提供的制作IGBT的方法制作而成的IGBT半导体结构，在器件晶圆100和支撑晶圆200之间无需形成导电连接结构，通过直接贯通至半导体器件功能区110的金属层的孔洞300实现对外的导电连接，不仅极大地简化了生产工艺，而且更有利于降低器件整体的厚度，在获得稳定支撑作用的情况下可以获得更小的厚度。例如，在一些实施例中，器件晶圆100和支撑晶圆200作为整体的厚度为40μm~1400μm，在该范围内的厚度整体都可实现且不会出现破片、翘曲等缺陷，具体厚度可根据设计者的需要进行设计。在具体实现过程中，例如可通过控制支撑晶圆200和/或器件晶圆100的减薄等过程进行厚度的控制。
在一些实施例中，该IGBT半导体结构中的器件晶圆100和支撑晶圆200之间还存在第一电介质层120和第二电介质层210，具体地，器件晶圆100和支撑晶圆200通过第一电介质层120和第二电介质层210键合在一起，其中第一电介质层120与器件晶圆100的表面接触，第二电介质层210与支撑晶圆200的表面接触。
最后应当说明的是：本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
以上实施例仅用以说明本发明的技术方案而非对其限制；尽管参照较佳实施例对本发明进行了详细的说明，所属领域的普通技术人员应当理解：依然可以对本发明的具体实施方式进行修改或者对部分技术特征进行等同替换；而不脱离本发明技术方案的精神，其均应涵盖在本发明请求保护的技术方案范围当中。
Claims (10)
1.一种制作IGBT的方法，其特征在于，至少包括以下步骤：
提供一器件晶圆，所述器件晶圆包括相互背离的第一表面和第二表面；
在所述器件晶圆的第一表面上形成半导体器件功能区，所述半导体器件功能区包括形成在所述器件晶圆的所述第一表面或所述第一表面之下的金属层；
提供一支撑晶圆，所述支撑晶圆包括相互背离的第三表面和第四表面；
将所述器件晶圆和所述支撑晶圆进行键合，且所述器件晶圆的所述第一表面与所述支撑晶圆的所述第三表面相对；
对所述器件晶圆从所述第二表面的一侧进行减薄；
对所述支撑晶圆从所述第四表面的一侧进行减薄；
形成由所述支撑晶圆的所述第四表面侧贯通至所述半导体器件功能区中的所述金属层的孔洞；
对所述器件晶圆执行IGBT背面工艺。
2.根据权利要求1所述的制作IGBT的方法，其特征在于，在将所述器件晶圆和所述支撑晶圆进行键合之前，还包括：在所述器件晶圆的所述第一表面形成第一电介质层，所述第一电介质层的厚度为1KÅ~10μm，所述第一电介质层的材料为SiN、SiO2和SiCN中的至少一种。
3.根据权利要求2所述的制作IGBT的方法，其特征在于，在将所述器件晶圆和所述支撑晶圆进行键合之前，还包括：在所述支撑晶圆的所述第三表面形成第二电介质层，所述第二电介质层的厚度为0.2~10μm，所述第二电介质层的材料TiN、SiN、SiO2中的至少一种。
4.根据权利要求1所述的制作IGBT的方法，其特征在于，在将所述器件晶圆和所述支撑晶圆进行键合之前，还包括：在所述器件晶圆的所述第一表面形成有第一标记，在所述支撑晶圆的所述第三表面形成第二标记，在将所述器件晶圆和所述支撑晶圆进行键合的过程中，通过所述第一标记和所述第二标记进行对准且保证所述第一标记和所述第二标记的偏移量在300nm以内。
5.根据权利要求1所述的制作IGBT的方法，其特征在于，所述器件晶圆和所述支撑晶圆通过混合键合工艺进行键合连接。
6.根据权利要求1所述的制作IGBT的方法，其特征在于，对所述器件晶圆从所述第二表面的一侧进行减薄至厚度为5μm~400μm；对所述支撑晶圆从所述第四表面的一侧进行减薄至厚度为5μm~600μm。
7.根据权利要求1所述的制作IGBT的方法，其特征在于，所述孔洞的打开深度为200μm~600μm。
8.根据权利要求1所述的制作IGBT的方法，其特征在于，所述支撑晶圆在减薄前的厚度为50μm~800μm。
9.一种IGBT半导体结构，其特征在于，根据权利要求1-8任一项所述的制作IGBT的方法制作而成，所述IGBT半导体结构包括：
相互键合的器件晶圆和支撑晶圆，所述器件晶圆的背面和所述支撑晶圆的背面相互远离地设置；
半导体器件功能区，其形成于所述器件晶圆中且靠近键合位置，所述半导体器件功能区包括金属层；
孔洞，其由所述支撑晶圆的背面贯通至所述金属层；
形成在所述器件晶圆的背面的场终止区、集电极区以及背面金属层。
10.根据权利要求9所述的IGBT半导体结构，其特征在于，所述器件晶圆和所述支撑晶圆整体的厚度为40μm~1400μm。
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20140264947A1 (en) * | 2013-03-13 | 2014-09-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect Apparatus and Method |
| WO2023070860A1 (zh) * | 2021-10-29 | 2023-05-04 | 长鑫存储技术有限公司 | 一种半导体结构及其形成方法、晶圆键合方法 |
| CN116387155A (zh) * | 2023-04-19 | 2023-07-04 | 物元半导体技术(青岛)有限公司 | Igbt器件的制作方法及igbt器件 |
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