JPS58138076A - ソ−ス・ベ−ス間短絡部を有する電力用ｍｏｓ−ｆｅｔおよびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の背景］ 本発明は二重拡散技術によって製造される電力用の金属
−酸化物−半導体電界効果トランジスタ（ＭＯＳ　−Ｆ
ＥＴ　）に関するものである。　更に詳しく言えば本発
明は、最少数のマスキング工程を用いてかかるトランジ
スタを製造する方法、かかるトランジスタの製造に際し
てソース層とベース層との間にオーム短絡部を形成する
方法、およびそのようにして製造されたトランジスタに
関する。

一般的に言うと、公知の電力用ＭＯ８−ＰＥＴは単一の
シリコン半導体ウェーハ上に形成されたーう多数（実際
には数千２のユニットセルから成っている。　その場合
、各素子の寸法は３００ミル（・７．６ｍ）平方程度で
あり、また各素子中のあらゆるセルは電気的に並列接続
されている。　各セルの幅は通例Ｊ”−５０ミクロンで
ある。　後記に一層詳しく説明されるごとく、電力用Ｍ
Ｏ８−ＦＥＴを製造するための公知方法ａ−例として二
重拡散技術があるが、この方法では先ず最初にたとえば
Ｎ形半導体材料から成る共通ドレイン領域が用意される
。　かかるドレイン領域の内部に第１の拡散工程によっ
てベース領域が形成され、次いで第２の拡散工程によっ
てベース領域の内部に完全に包含されるようにソース領
域が形成される。　　ドレイン領域がＮ形である場合、
第１の拡散工程ではアクセプタ不純物の使用によってＰ
形のベース領域が形成され、また第２の拡散工程ではド
ナ不純物の使用によってＮ＋形のソース領域が形成され
る。

電力用ＭＯ８−ＦＢＴ構造物におけるソース、ベースお
よびドレイン領域は、寄生バイポーラトランジスタのエ
ミッタ、ベースおよびコレクタにそれぞれ相当している
。　公知の通シ、電力用ＭＯ８−ＦＥＴの動作中にかか
る寄生バイポーラトランジスタがターンオンすると、電
力用ＭＯ８−ＦＢ’ｌ”　の阻止電圧およびｄＶ／ｄｔ
　定格値が実質的に低下する。　従って、電力用ＭＯ８
−Ｆ’ＦｌｉＴの動作中における寄生バイポーラトラン
ジスタのターンオンを防止するため、ソースおよびベー
ス領域を成す層同士をオーム接触手段によって短絡する
のが通例である。

現在製造されている公知の電力用ＭＯ８−ＦＥＴの構造
に基づけは最高６回のマスキング工程が要求されるので
あって、有用な素子を得るためにはその内の何回かにつ
いて高い精度の位置合せを行う必要がある。　特に、ソ
ース・ベース間短絡部を形成する際には、第１および第
２の拡散工程間においてベース領域の一部の表面区域上
に選択的なマスキングを施して拡散障壁を形成すること
により、次のソース拡散用の不純物がかかる区域のベー
ス領域内に侵入することが防止される。　その後、ソー
ス電極用の金属被膜を設置すれば、かかるソース電極の
一部がベース領域の予めマスクされた区域に対してもオ
ーム接触を作ることになる。

このような公知の電力用ＭＯ８−ＦＥＴ製造技術におい
ては、ソース・ベース間短絡部を形成するためのマスク
パターンを特別の製造工程において正確に位置合せしな
けれはならない上、オン状態において導電性に寄与する
ことのない短絡部がＭＯＳ−ＦＥＴの各ユニットセルの
表面区域の相当部分を占めることにもなる。

（発明の概要） さて本発明の目的の７つは、最少数のマスキング工程を
用いて製造し得る二重拡散形の電力用ＭＯ８−ＦＢＴ　
＠提供することにある。

また、従来のマスキング操作によって製造されるＭＯＳ
−ＦＥＴおよび本発明のマスキング操作によって製造さ
れるＭＯＳ−ＦＥＴのいずれに関しても有用な、二重拡
散形の電力用ＭＯ８−ＦＢＴにおいて一体化されたソー
ス拳ベース間短絡部を形成する方法を提供することも本
発明の目的の１つである。

本発明の一側面に従って簡単に述べれば、−導電形（た
とえばＮ形）のドレイン領域を含みかつ主面を有する半
導体基板上に形成されたユニットセルから成る二重拡散
形の電力用ＭＯ８−ＦＥＴが提供される。　通例は他方
の主面上において、金属被膜から成るドレイン端子がド
レイン領域に対して電気的に接続されている。　ベース
領域を構成するため、ドレイン領域内には反対の導電形
（この場合にはＰ形）を示す第１の領域が形成されてい
る。　かかる第７の領域は有限の横方向広がりを示し、
かつ主面内に終端する外周を有している。　また、ソー
ス領域を構成するため、ベース領域の内部に完全に包含
されるようにして前記の一導電形（この場合にはＮ形］
を示す第２の領域が形成され、その横方向広がりおよび
深さはベース領域の場合より小さくなっている。　かか
る第２の領域は主面内に終端しかつベース領域の外周の
内側に離隔して位置する外周を有している結果、主面内
においてベース領域は共にＮ形半導体材料から成るソー
ス領域とドレイン領域との間に反対導電形（この場合に
はＰ形）の帯状部として存在することになる。　第２の
領域に対してはソース端子が電気的に接続されている。

　主面上には第１の領域の帯状部を少なくとも横方向に
覆うように導電性のゲート電極およびゲート絶縁層が形
成され、またゲート電極に対してはゲート端子が電気的
に接続されている。　最後に、主面の下方において第１
の領域（ベース領域）と第２の領域（ソース領域）との
間にオーム短絡部が形成されている。

本発明の一実施態様に従えば、ソース端子はソース領域
の上に設置された好ましくはアルミニウムの金属領域か
ら成り、そしてベース領域とソース領域との間のオーム
短絡部はソース端子用の金属電極から第２の領域を貫通
して部分的に＃Ｉ／の領域内まで伸びる少なくとも１つ
のマイクロ７０イ（ｍ１ｃｒｏａｌｌｏｙ　ｌスパイク
から成る。　かかるマイクロ７０イ・スパイクは、金属
電極を設置した後の半導体基板を適当な条件下で加熱す
ることによって形成される。

別の実施態様に従えば、ソース領域およびベース領域の
優先エツチングによって■形溝が形成される。　かかる
Ｖ形溝はソース領域を貫通し、そしてその底部は部分的
にベース領域内まで伸びている。　■形溝内にはソース
領域を種うように金属電極が設置されてソース領域およ
びベース領域の両方とオーム接触し、それによってソー
ス端子およびオーム短絡部の両者が構成される。

以上の記載および以下の詳細な説明かられかる通り、本
発明に基づく一体化されたソース・ベース間短絡部の形
成方法およびそれによって形成された短絡部は、自己整
合性の実現および最少数のマスキング工程の使用によっ
てＭＯＳ−ＦＥＴの全体的構造および製造方法を簡易化
するという点で極めて有意義である。

本発明の別の側面に従って簡単に述べれば、二重拡散形
電力用ＭＯ８−ＦＥＴの製造方法が提供される。　かか
る方法においては、先ず最初に、−導電形（たとえばＮ
形）のドレイン領域を含みかつ主面を有するシリコン半
導体ウェーハ基板が用意される。　次に、第７の絶縁層
（またはゲート絶縁層）、導電性のゲート電極層（たと
えば高濃度の不純物を添加し７ｊＮ＋形の多結晶質シリ
コン層）、第２の絶縁層および第３の絶縁層が主面上に
相次いで形成され、その結果として第３の絶縁層が最上
部に位置することになる。

ここで重要な点は、全部で３回のマスキング工程しか必
要とされないことにある。　先ず、最終的に少なくとも
１つのベース領域訃よび少なくとも７つのソース領域を
形成する九めの窓を持った第１のマスクが第３の絶縁層
上に設置される。

次に、相次ぐエツチング工程により、第１のマスクの窓
によって限定された開口が少なくとも第３の絶縁層１．
第２の絶縁層およびゲート電極層中に形成される。　か
かるエツチングに際し、ゲート電極層はアンダーカット
を受ける。　その後、第１のマスクは除去される。

次に、λつの不純物導入工程が実施されるが、その際に
は６糧の層中の窓が不純物障壁として役立つ。　詳しく
述べれば、第７の不純物導入工程においては、第１のマ
スクによって限定された開口を通してドレイン領域と反
対の導電形會示す第１の領域全形成するのに適した不純
物（九とえばＰ形半導体材料を生成するための７クセブ
タ不純物］をトレイン領域内に導入することによってベ
ース領域が形成される。　かかるベース領域の横方内爪
がシは、第１のマスクによって限定された開口の寸法に
より部分的に決定され、かつｔａ不純物導入時間および
その他の工程変数にも依存する。

続く第２の不純物導入工程によってソース領域が形成さ
れる。　すなわち、やはり第１のマスクによって限定さ
れた開口を通して、前記の一導電形（この場合にｉｉＮ
形）を示す第２の領域を形成するのに適した不純物がベ
ース領域内に導入される。　ここで重要なのは、ベース
領域のいかなる部分にも追加の不純物障壁を設置する必
要がないということである。　かかるソース領域はベー
ス領域の内部に完全に包含されるように形成される結果
、主面内において第１の領＃、（ベース領域）はソース
領域とドレイン領域との間に反対の導電形の帯状部とし
て存在することになる。　ソース領域の導入に際してｔ
ｉまた、少なくともゲート電極層を貫通する開口の側壁
上に二酸化シリコン層が生成される。

次に、第１のマスクによって限定された第３の絶縁層の
開口内にある区域内において、ソース領域の表面上の絶
縁層が平行ビームによって除去される。　平行ビームの
使用により、かかるエツチングはゲート電極層に設けら
れた開口の側壁上の二酸化シリコン層を除去することな
しに進行する。

続く第２のマスキング工程により、ソース領域の位置と
は異なる素子部分にゲート接触区域が限定される。　第
２のマスクの窓を利用し次エッチングにより、第３の絶
縁層および第２の絶縁層が多結晶質シリコンのゲート電
極層に達するまで相次いで除去される。　その後、第２
のマスクが除去される。

次に、アルミニウムのごとき電極金属をウェーハ上に設
置し、それから第３のマスクを用いてパターン形成を施
すことにより、ソース端子およびゲート端子が形成され
る。

最後に、ベース領域およびソース領域をそれぞれ構成す
る第１の領域および第２の領域の間にオーム短絡部を形
成するため、ウェーハを加熱することにより、金属のソ
ース電極からソース領域を貫通して部分的にベース領域
内まで伸びる少なくとも１つのマイクロ７０イ・スパイ
クを形成する。

本発明に基づくもう７つの方法によれば、素子全体は同
様にして製造きれるが、ソース・ベース間短絡部を形成
するために、優先エツチングを施すことによって■形溝
を形成した後、ソース領域およびベース領域の両方とオ
ーム接触するようにしてソース電極材料が■形溝内に設
置される。

更に詳しく述べれば、ソース領域の表面上の絶縁層を平
行ビームによって除去した後、第７の領域および第２の
領域に優先エツチングを施すことによって■形溝が形成
される。　かかるＶ形溝は、第一の領域を貫通しかつそ
の底部が部分的に第１の領域内まで伸びるようなもので
ある。

この時点において、ゲート接触区域を限定する窓を持っ
た第２のマスクが設置され、それから第３の絶縁層およ
び第２の絶縁層がエツチングにより相次いで除去される
結果、ゲート電極用の開口が形成される。　その後、第
２のマスクが除去される。

最後に、ウェーハ上に電極金属を設置し、それから第３
のマスクを用いてパターン形成を施すことにより、ソー
ス電極層およびゲート電極層が形成される。　かかるソ
ース電極層はＶ形溝内に伸び、そして第２の領域および
第１の領域の両方とオーム接触する。

本発明に基づくソース・ベース間短絡部の形成方法は本
発明の最少マスキング技術と併用して自己整合性のチャ
ネルを持った二重拡散形の電力用ＭＯ８−ＦＥＴｉ製造
する場合に特に有利であるとは言え、その他の技術によ
って製造される電力用ＭＯ８−ＦＥＴＫ対してかかる方
法を適用することも可能である。

本発明の新規な特徴は前記特許請求の範囲中に明確に記
載されているとは言え、本発明の構成および内容は添付
の図面を参照しながら以下の詳細な説明を読めば最も良
く理解されるはずである。

（従来例の説明） 先ず、本発明の理解を一層容易なものとするため、従来
の二重拡散形電力用ＭＯ８−ＦＥＴの一例が第１および
２図に関連して詳細に説明される。

特に、第１および２図に示された従来のＭＯＳ−ＦＥＴ
　製造技術では最高３回のマスキング工程が要求される
のであって、有用な素子を得るためにはその際に高い精
度の位置合せを行うことが必要である点に留意すべきで
ある。

最初に第２図に関連して説明すると、完成した従来の電
力用ＭＯ８−ＦＥＴは単一の半導体ウェーハ１８上に形
成された多数（実際には数千）のユニットセル１６から
成っていて、各素子上のユニットセル同士は電気的に並
列接続されている。

かかるユニットセル１６は、Ｎ形またはＮ−形のジーリ
コン半導体材料から成りかつ高不純物濃度の１形基板２
４を介してオーム接触した共通の金属電極２２を具備す
る共通のドレイン領域２０を有している。

ユニットセル１６はまた、後述のごとき二重拡散技術に
よって形成された個別のソース領域２６およびベース領
域２８をも有している。　基板表面２９においては、各
ベース領域２８はＮ形のソース領域２６とトレイン領域
２０との間にＰ形半導体材料の帯状部３０として存在し
ている。

金属電極３２は素子の大部分を被覆しており、かつソー
ス領域２６およびベース領域２８の両方とオーム接触し
ている。　この場合、各ベース領域２８との接触を容易
にするため、半導体ウェーへの表面にまで達するベース
領域２８の延長部３４が形成されている。　かかる延長
部３４は短絡片と見なすことができるわけで、それは必
然的に一定の表面区域を占めることになる。　このよう
に金属電極３２は、共通のソース電極としてばかりでな
く所要のソース・ベース間短絡部としても役立つのであ
る。

電界効果トランジスタのエンハンスメント形動作を可能
にするチャネルを作るため、ゲート絶縁層３８によって
隔離された導電性のゲート電極３６が少なくともベース
領域２８を成すＰ形半導体材料の帯状部３０の上に横方
向に重なるように半導体ウェーハ１８の表面２９上に配
置されている。　金属ゲート電極を具備したＭＯＳ−Ｆ
ＥＴも多いとは言え、製造上の都合から電力用ＭＯ８−
ＦＥＴ　では高濃度の不純物添加によって高い導電率を
有する多結晶質シリコン層をゲート電極として使用する
のが通例である。　この場合にもＭＯＳ−ＦＥＴという
名称は保存される。　第２図の断面図からは明らかでな
いが、ゲート電極材料の複数個のセグメント３６は孔の
あいた単一の層で構成され、従って互いに電気的に接続
されている。

ゲート電極セグメント３６の上面は、適当な絶縁材（た
とえばニー化シリコン層４０および窒化シリコン層４２
）によって保護されている。

ゲート端子用としてゲート接触窓４４が形成され、かつ
この窓を通してゲート電極材料（３６）とオーム接触す
るように金属被膜４６が設置されている。　完成した素
子の上面は、ソース・べ一／ ス用の金属被膜３２とゲート用の金属被膜４６との間の
絶縁ギャップ４Ｂを除けば金属被膜で＃１ぼ完全に覆わ
れている。

多数のユニットセル１６が形成されていて、その数は前
述のごとく数千にも上る。　どこでは特に平面図を示さ
ないが、各種の適当な配列が知られている。　たとえば
、個々のセル１６は密集した六角形パターン、正方形、
または長方形のストリップを成すように配列されること
がある。数千のユニットセル１６が存在するとは言って
も、ゲート接触窓４４はほんの僅かしか形成されない。

流れるゲート電流が比較的少ないため、互いに接続され
たゲート電極に対して極めて低い抵抗が要求されること
はない。

動作について述べれば、各ユニットセル１６は通常では
非導通状態にあって、比較的高い耐圧を有している。　
ゲート端子用の金属被膜４６を介してゲート電極３６に
正の電圧を印加すると、ゲート絶縁層３８を介してベー
ス領域２８内に広がる電界が生じ、それによってゲート
電極３６および絶縁層３Ｂの下方に位置する表面２９の
直下に薄いＮ形の導電性チャネルが誘起される。　公知
の通り、ゲート電圧が高くなるほどかかる導電性チャネ
ルは厚くなり、従って流れる動作電流は多くなる。　電
流はソース領域２６とドレイン領域２０との間の表面２
９近くを水平に流れ、次いでドレイン領域２０および基
板２４中を垂直に流れて金属電極２２に達する。

次に第１および２図の両方に関連して説明すると、典型
的な従来の製造方法においては、所望の電圧を支持する
のに適した厚さおよび抵抗率を有するＮ／Ｎ＋ｉエピタ
キシャルウェーハｊ８が先ず最初に用意される。　詳し
く述べれば、ウェーハ１８は約／ｊミルＣ０３Ｃ０３Ｆ
の厚さおよび００／Ω・ｍ程度の抵抗率を持った虻形の
シリコン基板２４を含んでいる。　また、ウェーハ１８
のＮ形不純物添加部分２０は最終的に電力用ＭＯ８−Ｆ
ＥＴの共通ドレイン領域を成すものである。

ウェーハ１８、更に詳しく言えばドレイン領域２０は主
面２９を有していて、その上に幾つかの層が相次いで設
置される。　すなわち、先ず炉内において酸素の存在下
で加熱することによりドレイン領域２０の表面２９上に
ゲート−絶縁層（酸化物層）３８が生成される。　次に
、導電率の高いゲート電極３６が設置されるが、これは
たとえば高濃度のリンを添加したたとえば７７ミクロン
の多結晶質シリコン層から成り得る。

次に、多結晶質シリコン層３６上に第２の二酸化シリコ
ン層４０が生成される。　場合によっては、それに続い
て窒化シリコン層４２が設置される。

ウェーハ上に一様な表面層が形成された後、ベース領域
用Ｐ形不純物拡散の位置を限定するために微細形状のホ
トレジストマスク（図示せず）が設置され、そして適当
なエツチング技術により上部のダつの層４２．４０．３
６および３８がドレイン領域２０の表面２９に達するま
で除去される。

その後、Ｐ形のベース領域２８を形成するため、適当な
アクセプタ不純物をドレイン領域２０内にたとえば３ミ
クロンの深さまで拡散させることから成る第１の拡散工
程が実施される。　また、かかるＰ形不純物拡散と同時
に臨時の酸化物層５２がウェーハ表面上に生成される。

次に、このよう表従来の方法では、第２の拡散に先立っ
て酸化物層５２の一部から成る拡散障壁が形成される。

　そのためには、比較的精密な位置合せを必要とする微
細形状のホトレジストマスク（図示せず）の使用により
、第１の拡散工程に際して生成された酸化物層５２がベ
ース領域の一部分上にのみ残存するようにすることが必
要である。

ホトレジストマスクの除去後、適当なドナ不純物をベー
ス領域内に拡散させることから成る第２の拡散工定が実
施され、それによってＮ＋形のソース領域２６が形成さ
れる。　それと同時に、ゲート電極３６の側縁には酸化
物リップ５４が生成される。

次に、ウェーハの表面全域にわたって二酸化シリコン層
（図示せず）が設けられ、そして接触区域を限定するた
めの第３のマスクが設置される。

かかる第３のマスクを使用しながら、Ｐ形ベース領域２
８の延長部３４上の酸化物層５２およびＰ形ソース領域
２６上に生成されたばかりの二酸化シリコン層がエツチ
ングによって除去される。その際には層４２および４０
も除去され、それによってゲート接触窓４４が形成され
る。

次に、ウェーハ上に金属（好ましくはアルミニウム）を
蒸着させ、それから別のマスクを用いてエツチングを施
すことにより、ゲート端子４６を取巻く絶縁ギャップ４
８を除いてユニットセル１６のほぼ全域を覆う金属被膜
３２および４６が設置される。　このような従来の構造
に基づけば、ソース電極３２がソース領域２６とオーム
接触すると同時に、延長部３４を介してＰ形のベース領
域２８ともオーム接触する。　このようにして、寄生バ
イポーラトランジスタのターンオンを防止するためのソ
ース・ベース間短絡部が形成されるわけである。

以上の説明かられかる通り、ソース領域とベース領域と
の間に一体形成された短絡部を有する電力用ＭＯ８−Ｆ
ＥＴの従来の製造方法においては、幾つかのマスキング
工程、位置合せおよびソース拡散障壁が要求されるので
ある。

（本発明の好ましい実施例の説明） 残りの第３〜／／図には、本発明に基づく方法およびそ
れによって製造された電力用ＭＯ８−ＦＥＴが示されて
いる。

先ず第３図について説明すれば、一体化されたソース・
ベース間短絡部を有する自己整合性の二重拡散形ＭＯ８
−ＦＥＴを本発明に従って製造するためには、先ず最初
にＮ／Ｎ＋形エピタキシャルウェーハ６０が用意される
。　かかるウェーハ６０は高濃度の不純物を添加したＰ
形の基板６２およびその上にエピタキシャル成長させた
一導電形（たとえばＮ形）のドレイン領域６４から成り
、かつ主面６６を有している。　次に第１の絶縁層（ま
たはゲート絶縁層）６８が形成されるが、これは炉内に
おいてウェーハ６０を酸素の存布下で加熱することによ
り生成された単一の二酸化シリコン層から成ることが好
ましい。　あるいはまた、たとえば、上記のごとくして
生成させた二酸化シリコン層とその上に窒化シリコン層
を設置したもので第１の絶縁層６８を構成してもよい。

その後、導電性のゲート電極層７０が設置される。

これは、たとえば、／／ミクロンの多結晶質シリコン層
に高濃度のリンを添加することによって形成された導電
率の高いＮ＋形層で構成し得る。このような構造の場合
、ゲート電極は実際には金属から成るわけでないが、電
気的に見ればそれと同等のものである。

次に、好ましくは単一の二酸化シリコン層から成る第２
の絶縁層７２が多結晶質シリコン層７０上に形成される
。　この第２の絶縁層７２は、第り図に示されるような
完成後のゲート電極７０と完成後のソース電極１０２と
の間を良好に絶縁分離するためにｇｏｏｏ〜７０００オ
ングストロームの厚さを有するのが通例である。　第２
の絶縁層７２の形成後、好ましくは単一の窒化シリコン
層あるいはたとえば単一の酸化アルミニウム層から成る
第３の絶縁層７４が第２の絶縁層７２上に設置される。

　　（第３の絶縁層７４の果たす役割については後述す
る〕　これらグつの層６８，７０゜７２および７４は相
次いで設置され、しかもウェー八表面の全域にわたって
存在している。

次に、通常のホトレジスト技術に従い、最終的にソース
領域およびベース領域を限定するのに役立つ窓７８を持
った第１のマスク７７が第３の絶縁層７４上に設置され
る。　この第１のマスク７７は比較的微細形状のマスク
であるが、正確な位置合せは不要である。　なぜなら、
これは最初のマスクである上、この時点に至るまでのウ
ェーハはもっばら一様な層のみから成っているためであ
る。　特に重要なことは、本発明の方法においては第１
のマスク７８が唯一の微細形状マスクである点にある。

　なお、第３図には第１のマスク７７を設置した直後の
ウェーハが示されている。

次に第９図を参照しながら好適な方法を説明すれば、第
３の絶縁層７４、第２の絶縁層７２、多結晶質シリコン
層（ゲート電極層）７ｏおよびＢ 第１の絶縁層特がエツチングにより相次いで除去される
結果、第１のマスク７７の窓７８によって限定される区
域内に開口８０．８２．８４および８６がそれぞれ形成
される。　この場合、ゲート電極層７０にはアンダーカ
ットを施すことが必要である。　更に詳しく述べれば、
第３の絶縁層７４が単一の窒化シリコン層から成る場合
、これはプラズマエツチングによって除去される。　次
いで、第２の絶縁層７２が単一の二酸化シリコン層から
成る場合、これは化学的エツチングによって除去される
。　次いで、多結晶質シリコン層７０がプラズマエツチ
ングによって除去されるが、この場合のエツチングは後
述されるような理由から多結晶質シリコン層７０を横方
向に沿って顕著に後退させるのに十分な時間にわたって
継続される。　実際には、たとえば１０ミクロン程度の
アンダーカットを施せば十分である。　最後に、第１の
絶縁層６８が単一の二酸化シリコン層６８から成る場合
、これは化学的エツチングによって除去される。　その
後、ホトレジスト層（マスク）７７を除去すれば、第９
図に示された状態のウェーハが得られ木。

次に第５図を見ると、適当な清浄操作の後、好ましくは
第１の拡散工程によってトランジスタのベース領域７６
がドレイン領域６４内に導入される。　更に詳しく述べ
れば、反対導電形の領域を形成するのに適した不純物が
第１のマスク７７により限定された開口８０，８２．８
４および８６を通してドレイン領域６４内に拡散させら
れる。図示の場合には、アクセプタ不純物を拡散させる
ことによってベース領域７６用のＰ形半導体材料が得ら
れる。　ベース領域７６を形成するだめの第１の拡散工
程は、たとえば約３ミクロンの深さに達するまで実施さ
れる。　ベース領域７６の横方内払がシは、第１のマス
ク７７によって限定された開口８０，８２．８４および
８６の寸法に部分的に依存すると共に、その他の工程変
数たとえば時間、温度および圧力にも依存する。　なお
、ベース領域７６は主面６６内に終端する外周７９を有
している。

次に、位置合せを伴うマスキング工程を必要とすること
なく、好ましくは第２の拡散工程によってトランジスタ
のソース領域８８がベース領域７６内に導入される。　
更に詳しく述べれば、前記−導電形の拡散領域を形成す
るのに適した不純物が同じ開口８０．８２．８４および
８６を通して導入される。　図示の場合には、ドナ不純
物を拡散させることによって不純物濃度の高いＮ＋形ソ
ース領域８８が形成される。　かかる第２の拡散工程は
／θミクロン程度の深さに達するまで実施される。　そ
れによって形成されるソース領域８８は第１の拡散工程
によって形成されたベース領域７６の内部に完全に包含
されるわけで、前者の深さおよび横方向床がりは後者の
場合より小さい。

その結果、主面６６内においては、ベース領域７６はソ
ース領域８Ｂ（Ｎ＋形）とドレイン領域６４（Ｎ−形）
との間に反対導電形（Ｐ形）の帯状部９０として存在す
ることになる。

更に、ソース領域８８を形成するための第２の拡散工程
中には、ソース領域８８の表面上に二酸化シリコン層９
２が生成され、また多結晶質シリコン層７０の側壁８４
上にも二酸化シリコン層９２の延長部９３が生成される
。　この段階におけるウェーハは第！図に示されたよう
な状態にある。

次に、第６図に示されるごとく、好ましくは反応性イオ
ンエツチング、あるいはたとえばイオンミリング（ｉｏ
ｎ　ｍｉｌｌｉｎｇ）によってソース領域８８の表面上
の二酸化シリコン層９２（第！図）が除去される。　そ
のためには、シリコンに比ベニ酸化シリボンに対して高
い選択率を持った平行ビーム９４が使用される。　平行
ビーム・イオンエツチング法の一例に従えば、高周波電
源によりウェーハを励振してエツチング用イオンをウェ
ーハ表面に対し垂直に振動させ、それによって指向性効
果を得るようにする。　平行ビーム９４による二酸化シ
リコン層９２の除去に際しては、第３の絶縁層７４がＭ
ＯＳ−ＦＥＴの上面を保護するように作用し、開口８ｏ
の縁はシャドーマスクを成すことになる。　平行ビーム
９４による二酸化シリコン層９２の除去の結果として、
多結晶質シリコン層７０の側壁８４上の二酸化シリコン
層９２が除去されることはない。

次に、第７図に示されるごとく、ゲート接触窓を規定す
るだめの第２のマスク９６が設置される。　かかるマス
ク９６を使用しながら、（少な、　　　くとも窒化シリ
コンからなる場合には）第３の絶縁層７４がプラズマエ
ツチングによって除去され、次いで第２の絶縁層７２が
化学的エツチングによって除去される結果、ゲート電極
用の窓として開口９８および１００が形成される。　そ
の後、第２のマスク９６が除去され、そしてウェーハの
清浄操作が行われる。

次に、第！図に示されるごとく、電極金属（好ましくは
アルミニウム）が好ましくは蒸着によって素子上に設置
され、次いでパターン形成を施すことによってソース電
極層（端子）１０２およびゲート電極層（端子）１０３
が形成される。　本発明の好適な方法においては、かか
るパターン形成のために第３のマスクが必要である。　
また、基板６２の金属被覆によって共通ドレイン電極１
０５が設置されるが、この場合にはパターン形成は不要
である。

ソース領域８日とベース領域７６との間にオーム短絡部
を形成するため、素子全体を熱処理することによって第
２図に示されるようなマイクロ７０イ生成が実施される
。　更に詳しく述べれば、ソース領域８８を完全に貫通
して部分的にベース領域７６内まで伸びるマイクロ７０
イ・スパイク１０４が生成される。　所望の結果を得る
ためＫは、工程変数を正確に選定しなければならないこ
とは言うまでもない。　なお、本発明の範囲の限定では
なく例示を目的として述べれば、厚さが約０２ミクロン
より小さいＮ＋形ンース領域８８の場合、所望の程度の
マイクロ７０イを生成させるためには窒素雰囲気中にお
いてグ！℃で７時間の加熱を行えば十分である。

マイクロアロイ生成のメカニズムを述べれば、ソース領
域８８およびベース領域７６のシリコンがソース端子１
０２のアルミニウム中に溶解し、その結果としてマイク
ロ７０イ・スパイク１０４が下方へ向って生成されるの
である。

マイクロ７０イ生成の程度は、幾つかの変数を制御する
ことによって変化させることができる。

かかる変数としては、たとえば、（１）ソース電極（端
子）１０２として使用される金属の種類（純粋なアルミ
ニウムまたは任意のアルミニウムーシリコン合金）、（
２）熱処理の温度および時間並びに雰囲気、（３）基板
の結晶配向および表面状態、そして（４）ソースおよび
ベース拡散の深さおよび濃度が挙げられる。

このようなマイクロアロイ生成技術によれば、第２図か
られかる通り、ソース領域８Ｂとベース領域７６との間
に所要のオーム短絡部が形成されるから、従来のＭＯＳ
−ＦＥＴにおいて必要とされてきた短絡片（第２図）が
排除されることになる。

その結果、それを形成するためのマスキング工程が不要
となるばかりでなく、ユニットセルの寸法も削減される
ことになる。

本発明に従えばまた、公知の優先エツチング技術を使用
して、Ｖ形溝を形成することにより電力用ＭＯ８−ＦＥ
Ｔ中にソース・ベース間短絡部を形成するための第２の
方法も提供される。

本発明に基づく第２の方法においては、途中の段階まで
は第３〜乙図に関連して上記に説明したごとくに加工が
行われる。　ただし、ウェーハ６０は＜１００＞の結晶
配向を示すように選択される。

前述の第３図に続いて第１θ図を参照しながら説明すれ
ば、ソース領域８８およびベース領域７６に優先エツチ
ングを施すことによってＶ形溝１０６が形成される。　
かかるＶ形溝１０６はソース領域８８を完全に貫通し、
そしてその底部１０８は部分的にベース領域７６内まで
伸びている。　各種の優先エツチング剤が公知であるが
、本発明の実施に際してはそれらの内の任意のものが使
用できる。　適当なエツチング剤の実例としては、水酸
化カリウムおよびインプロパツールを約３：／の割合で
混合したものが挙げられる。　この混合物は、約６θ℃
に保った一合、シリコンを毎時！ミクロンの速度で腐食
する。　本発明の実施に際しては、その他の結晶配向依
存性エツチング剤を使用することもできる。　たとえば
、アプライド・フィジックス・レターズ（Ａｐｐｌｉｅ
ｄ　ｐｈｙｓｉｃｓｌｅｔｔｅｒｓ）第、２≦巻／９６
〜／９７頁（／り７ｊ年）に収載されたトン・エル嗜ケ
ンドール（ＤｏｎＬ。

［ｅｎｄａｌｌ）の論文［シリコン中に極めて幅の狭い
溝を形成するだめのエツチング」中には適当なエツチン
グ剤が述べられている。

本発明に従えば、かかるエツチングのためにマスキング
工程は不要である。　なぜなら、第６図の平行ビーム・
イオンエツチング工程後においても、前述のごとくに好
ましくは窒化シリコンまたは二酸化シリコンから成る複
数の絶縁層が残りの区域を保護しているからである。

次に、本発明のかかるＶ形溝エツチング法に関連しては
図示されていないけれども、第７図の場合と同様に第２
のマスク９６が設置され、それによってゲート端子の窓
用の開口９８および１００が形成される。　その後、第
２のマスク９６は除去される。

最後に、第１／図に示されるごとく、金属被膜が好まし
くは蒸着によって素子上に設置される。

次いで、第２図に関連して前述したごとくにパターン形
成を施すことによってソース電極層（端子）およびゲー
ト電極層（端子）が形成される。Ｖ形溝１０６が存在す
る結果、ソース電極１０２はソース領域８８およびベー
ス領域７６の両方にオーム接触するわけである。

以上、本発明の自己整合技術について説明したが、電力
用ＭＯ８−ＦＥＴ中にソース・ベース間短絡部を形成す
るための上記技術が第１および２図に関連して記載され
た従来方法とほぼ同等なその他の方法に対しても適用し
得ることは言うまでもない。

本明細書中に特定の実施例を例示したが、それ以外にも
様々な変形実施例が可能であることは当業者にとって自
明であろう。　たとえば、第２図または第１／図の電力
用ＭＯ８−ＦＥＴのドレイン領域６４内にベース領域７
６およびソース領域８８のそれぞれを上記のごとき拡散
操作ではなくイオン注入法によって導入すれば、第３図
の二酸化シリコン層６８を第９図に示されるととくに除
去した後、第５図に示されるととくに二酸化シリコン層
９２を設置することが不要となる。　なぜなら、イオン
注入法によれば二酸化シリコン層６８を貫通して適当な
不純物をドレイン領域６４内に導入することができるか
らである。　また、上記の電力用ＭＯ８−ＦＥＴのソー
ス電極およびトレイン電極は上記のごとき蒸着技術では
なくスパッタリング技術によって設置することもできる
。

このように、本発明の精神および範囲から逸脱しない限
り、かかる変形実施例の全てが前記特許請求の範囲によ
って包括されることを了解すべきである。

【図面の簡単な説明】

第１図はベース短絡片用の拡散障壁がまだ存在している
製造段階を示す従来の二重拡散形電力用ＭＯ８−ＦＥＴ
の断面図、第２図は実質的に完成した従来の二重拡散形
電力用ＭＯ８−ＦＥＴの断面図、第３図は本発明に従っ
て自己整合性の電力用ＭＯ８−ＦＥＴセルを形成するた
めに初期加工を施した後の半導体ウェーハを示す断面図
、第９図は引続いて上部９層をエツチングによって除去
しかつ第１のマスクを取除いた後におけるセルの状態を
示す断面図、第！図はベース拡散およびソース拡散を施
した後のウェーハを示す断面図、第６図はソース領域上
に生成した酸化物層を平行ビームで除去したところを示
す断面図、第２図は第２のマスキング工程およびそれに
続くエツチングによってゲート電極を露出させたところ
を示す断面図、第１図は第３のマスキング工程を用いて
設置されたソース端子およびゲート端子用の金属被膜を
示す断面図、第９図は本発明のマイクロ７０イ生成技術
によって一体形成されたソース・ベース間短絡部を示す
側断面図、第１Ｏ図は本発明の別の実施態様に基づく優
先エツチングによって形成されたＶ形溝を示す側断面図
、そして第１／図はＶ形溝内に金属被膜を設置すること
によって一体形成されたソース拳ベース間短絡部を有す
るセルを示す側断面図である。 図中、６０はウェーハ、６２は基板、６４はドレイン領
域、６６は主面、６Ｂはゲート絶縁層または第１の絶縁
層、７０はゲート電極層または多結晶質シリコン層、７
２は第２の絶縁層、７４は第３の絶縁層、７６は第１の
領域またはベース領域、７７は第１のマスク、７８は第
１のマスクの窓、７９は第１の領域の外周、８０は第３
の絶縁層の開口、８２は第２の絶縁層の開口、８４はゲ
ート電極層の開口または側壁、８６は第１の絶縁層の開
口、８８は第２の領域またはソース領域、９０は帯状部
、９２は二酸化シリコン層、９３はその延長部、９４は
平行ビーム、９６は第２のマスク、９８は第３の絶縁層
の開口、１００は第２の絶縁層の開口、１０２はソース
端子、１０３はゲート端子、１０４はマイクロ７０イ・
スパイク、１０５はトレイン端子、１０６はＶ形溝、そ
して１０８はその底部を表わす。

Claims (1)

1. 【特許請求の範囲】 ／、　（ａ）−導電形のドレイン領域を含みかつ主面を
   有する半導体基板、Φ）前記ドレイン領域に対して電気
   的に接続されたドレイン端子、（Ｃ）前記ドレイン領域
   内に形成されてベース領域を構成すると共に、有限の横
   方向広がシを示しかつ前記主面内に終端する外周を有す
   る反対導電形の第７の拡散領域、（ｄ）前記第１の拡散
   領域の内部に完全に包含されかつ前記第１の拡散領域よ
   り小さい横方向広がシおよび深さを有するように形成さ
   れてソ、−ス領域を構成すると共に、前記主面内に終端
   しかつ前記第１の拡散領域の前記外周の内側に離隔して
   位置する外周を有していて、前記主面内において前記第
   １の拡散領域が該ソース領域と前記ドレイン領域との間
   に前記反対導電形の帯状部として存在するようにする前
   記−導電形の第２の拡散領域、（ｅ）前記第２の拡散領
   域に対して電気的に接続されたソース端子、（ｆ）少な
   くとも前記第１の拡散領域の前記帯状部を種うように前
   記主面上に配置されたゲート絶縁層、替金なくとも前記
   第１の拡散領域の前記帯状部を横方向に傍うように前記
   ゲート絶縁層上に配置された導電性のゲート電極、ノ）
   前記ゲート電極に対して電気的に接続されたゲート端子
   、並びに（ｉ）前記主面の下方に形成された、前記第１
   の拡散領域と前記第２の拡散領域との間のオーム短絡部
   の諸要素から成ることを特徴とする二重拡散形電力用Ｍ
   ＯＢ−ＦＥＴ。 ユ　前記ソース端子が前記第２の拡散領域を覆うように
   設置された金属電極から成シ、かつ前記オーム短絡部が
   前記ソース端子の金属電極から前記第２の拡散領域を貫
   通して部分的に前記第１の拡散領域内まで伸びる少なく
   とも１つのマイクロ７０イ・スパイクから成る特許請求
   の範囲第７項記載の二重拡散形電力用Ｍ０８−　ＰＥＴ
   　。 ３、前記ソース端子の金属電極がアルミニウムから成る
   特許請求の範囲第２項記載の二重拡散形電力用ＭＯ８−
   ＦＥＴ。 ４４（ａ）前記第２の拡散領域および前記第７の拡散領
   域に優先エツチングを施すことによって形成されかつそ
   の底部が部分的に前記第１の拡散領域内まで伸びる■形
   溝、並びにΦ）前記第２の拡散領域を覆うように前記■
   形溝内に設置されて前記第２の拡散領域および前記第１
   の拡散領域の両方とオーム接触し、それによって前記ソ
   ース端子および前記オーム短絡部の両方を形成する金属
   電極を有する特許請求の範囲第１項記載の二重拡散形電
   力用ＭＵ８−　ＦＢＴ　。 よ　前記金属電極がアルミニウムから成る特許請求の範
   囲第１項記載の二重拡散形電力用Ｍ０８−ＥＴ０ ６、単一の半導体基板上に形成されかり互いに電気的に
   並列接続された多数のユニ・ントセルを含むような形式
   の二重拡散形電力用ＭＵ８−ＦＥＴにおいて、（ａ）−
   導電形の共通ドレイン領域を含みかつ主面を有する半導
   体基ａ、（ｂ＞前記ドレイン領域に対して電気的に接続
   された共通ドレイン端子、（Ｃ）前記ドレイン領域内に
   形成されて前記ユニットセルのそれぞれに対応したベー
   ス領域を構成すると共に、各々が有限の横方内床がりを
   示しかつ前記主面内に終端する外周を有する反対導電形
   の第１の拡散領域群、（ｄ）対応する前記第１の拡散領
   域の内部に完全に包含されかつ対応する前記第一７の拡
   散領域より小さい横方内床がりおよび深さを有するよう
   に形成されて前記ユニットセルのそれぞれに対応したソ
   ・−ス領域を構成すると共に、各々が前記主面内に終端
   しかつ対応する前記第１の拡散領域の前記外周の内側に
   離隔して位置する外周を有していて、前記主面内におい
   て対応する前記第１の拡散領域が対応する前記ソース領
   域と前記ドレイン領域との間に前記反対導電形の帯状部
   として存在するようにする前記−導電形の第２の拡散領
   域群、（ｅ）前記第２の拡散領域群に対して電気°的に
   接続された共通ソース端子、（ｆ）少なくとも前記第１
   の拡散領域群の前記帯状部を覆うように前記主面上に配
   置されたゲート絶縁層、（ｇ）少なくとも前記第１の拡
   散領域群の前記帯状部を横方向に檀うように、前記ゲー
   ト絶縁層上に配置された導電性の共通ゲート電極、Φ）
   前記共通ゲート電極に対して電気的に接続されたゲート
   端子、並びに（ｉ）前記主面の下方に形成された、各々
   の前記ユニットセルの前記第１の拡散領域と前記第２の
   拡散領域との間のオーム短絡部の諸賛素から成ることを
   特徴とする二重拡散形電力用ＭＵＳ　−ＦＥＴ　０７　
   前記共通ソース端子が前記第２の拡散領域を覆う°よう
   に設置された金属！極から成り、かつ前記オーム短絡部
   の各々が前記共通ソース端子の金属電極から対応する前
   記ユニットセルの前記第２の拡散領域を宵通して部分的
   に前記第１の拡散領域内まで伸びる少なくとも１つのマ
   イクロアロイ・スパイクから成る特許請求の範囲第６ｙ
   ４記載の二重拡散形電力用ＭＯ８−ＦＥＴ０ と　前記共通ソース端子の金属電極がアルミニウムから
   成る特許請求の範囲第７項記載の二重拡散形電力用ＭＵ
   Ｓ　−ＦＢＴ。 り（ａ）各々の前記第コめ拡散領域および前記第１の拡
   散領域に優先エツチングを施すことによって形成されか
   つその底部が部分的に対応する前記第１の拡散領域内ま
   で伸びる■形溝、並びに（ｂ）前記第２の拡散領域を覆
   うように前記Ｖ形溝内に設置されて前記第２の拡散領域
   および前記第１の拡散領域の両方とオーム接触し、それ
   によって前記共通ソース端子および前記オーム短絡部の
   両者を形成する金属電極を有する特許請求の範囲第６項
   記載の二重拡散形電力用ＭＯ８−ＦＥＴ。 １０、前記金属電極がアルミニウムから成る特許請求の
   範囲第９項記載の二重拡散形電力用ＭＯ８−ＥＴ０ ／ｆ（５）−導電形のドレイン領域を含みかつ主面を有
   するシリコン半導体ウェーハ基板を用意し、（ハ）前記
   主面上に第１の絶縁層、導電性のゲート電極層、第２の
   絶縁層および第３の絶縁層を相次いで形成し、（Ｃ）最
   終的に少なくとも１つのベース領域および少なくとも１
   つのソース領域を限定するための窓を持った第１のマス
   クを前記第３の絶縁層上に設置し、０少なくとも前記第
   ３の絶縁層、前記第２の絶縁層および前記ゲート電極層
   に相次いでエツチングを施して前記第１のマスクの前記
   窓により限定された区域内に開口を形成すると共に前記
   ゲート電極層にはアンダーカットを施し、■）前記第１
   のマスクを除去し、（ト）前記第１のマスクによって限
   定された前記開口を通して、反対導電形の領域を形成す
   るのに適した不純物を前記ドレイン領域内に導入するこ
   とにより、前記第１のマスクによって限定式れた前記開
   口の寸法に部分的に依存する横方内爪がりを有するベー
   ス領域を構成する前記反対導電形の第１の領域を形成し
   、（ｑやはり前記第１のマスクによって限定された前記
   開口を通して、前記−導電形の領域を形成するのに適し
   た不純物を前記ベース領域内に導入することにより、前
   記ベース領域の内部に完全に包含されるソース領域を構
   成し、そのため前記主面内に； おいて前記第１の領域が前記ソース領域と前記ドレイン
   領域との間に前記反対導電形の帯状部として存在するよ
   うに前記−導電形の第２の領域全形成し、０少なくとも
   前記ゲート電極層を貫通する開口の１ｌ１１壁上に二酸
   化シリコン層を生成させ、（Ｉ）前記ゲート電極層を貫
   通する開口の側壁上の前記二酸化シリコン層を除去する
   ことなく、前記第１のマスクによって限定された前記第
   ３の絶縁層の開口内にある区域内において前記ソース領
   域の表面上の絶縁層を平行ビームによって除去し、σ）
   前記ウェーハの前記ソース領域の位置とは異なる部分上
   に少なくとも１つのゲート接触区域を限定するための窓
   を持った第２のマスクを設置し、翰前記第３の絶縁層お
   よび前記第２の絶縁層に相次いでエツチングを施すこと
   により、前記第２のマスクの前記窓によって限定された
   区域内に前記ゲート電極層にまで達する開口を形成し、
   ■前記第２金 のマスクを除去し、（ハ）前記ウェーハ上に電極算輌を
   設置し、次いで第３のマスクを用いてパターン形成を施
   すことによりソース端子およびゲート端子全形成し、次
   いで（ト））前記ウェーハを加熱することにより、前記
   ソース端子から前記第２の領域を貫通して部分的に前記
   第１の領域内まで伸びる少なくとも１つのマイクロ７０
   イ・スパイクを生成させて前記第１の領域と前記第２の
   領域との間にオーム短絡部を形成する諸工程から成るこ
   とを特徴とする二重拡散形電力用ＭＯ８−ＦＥＴ、の製
   造方法。 １２　　前記第３の絶縁層、前記第２の絶縁層および前
   記ゲート電極層に相次いでエツチングを施す前記工程に
   続いて前記第１の絶縁層にエツチングが施される特許請
   求の範囲第１／項記載の方法。 １３、　　前記ベース領域内に不純物を導入して第２の
   領域を形成する前記工程に続いて前記ソース領域の表面
   上に二酸化シリコン層が生成される特許請求の範囲第７
   ２項記載の方法。 ／４４　　前記第１の絶縁層が単一の二酸化シリコン層
   から成る特許請求の範囲第１／項記載の方法。 ｌｊ　　前記第コの絶縁層が単一の二酸化シリコン層か
   ら成る特許請求の範囲第１１またはｌｖ項記載の方法。 ／６．　　前記第３の絶縁層が単一の窒化シリコン層か
   ら成る特許請求の範囲第１１または／ｌ／−項記載の方
   法。 ／７　平行ビームによって絶縁層を除去する前記工程が
   平行ビームを用いた反応性イオンエツチングによって前
   記絶縁層を除去することから成る特許請求の範囲第１１
   項記載の方法。 ／１．　　前記ドレイン領域内に不純物を導入して第１
   の領域を形成する前記工程および前記ベース領域内に不
   純物を導入して第２の領域を形成する前記工程がそれぞ
   れの不純物を拡散させるこζから成る特許請求の範囲第
   １１項記載の方法。 ／９．（へ）−導電形のドレイン領域を含み、主面を有
   し、かつ＜１００：）の結晶配向を示すシリコン半導体
   ウェーハ基板を用意し、■前記主面上に第１の絶縁層、
   導電性のゲート電極層、第２の絶縁層および第３の絶縁
   層を相次いで形成し、０最終的に少なくとも１つのベー
   ス領域および少なくとも７つのソース領域を限定する九
   めの窓を持り九第１のマスクを前記第３の絶縁層上に設
   置し、０少なくとも前記第３の絶縁層、前記第２の絶縁
   層および前記ゲート電極層に相次いでエツチングを施し
   て前記第１のマスクの前記窓によシ限定された区域内に
   開口を形成すると共に前記ゲート電極層にはアンダーカ
   ットを施し、■前記第１のマスクを除去し、０前記第１
   のマスクによって限定された前記開口を通して、反対導
   電形の領域を形成するのに適した不純物を前記ドレイン
   領域内に導入することにより、前記第１のマスクによっ
   て限定された前記開口の寸法に部分的に依存する横方内
   床がりを有するベース領域を限定する前記反対導電形の
   第１の領域を形成し、０やはり前記第１のマスクによっ
   て限定された前８ｅ開口を通して、前記−導電形の領域
   を形成するのに適した不純物を前記ベース領域内に導入
   することにより、前記ベース領域の内部に完全に包含さ
   れるようなソース領域を構成し、そのため前記主面内に
   おいて前記第１の領域が前記ソース領域と前記ベース領
   域との間に前記反対導電形の帯状部として存在するよう
   に前記−導電形の第２の領域を形成し、（へ）少なくと
   も前記ゲート電極層を貫通する開口の側壁上に二酸化シ
   リコン層を生成させ、（１）前記ゲート電極層を貫通開
   口の側壁上の前記二酸化シリコン層を除去することなく
   、前記第７のマスクによって限定された前記第３の絶縁
   層の開口内にある区域内において前記ソース領域の表面
   上の絶縁層を平行ビームによって除去し、σ）前記第２
   の領域および前記第１の領域に優先エツチングを施すこ
   とにより、前記第２の領域を貫通しかつその底部が部分
   的に前記第１の領域内まで伸びるような■形溝を形成し
   、（へ）前記ウェーへの前記ソース領域の位置とは異な
   る部分上に少なくとも１つのゲート接触区域を限定する
   ための窓を持つ九第２のマスクを設置し、■前記第３の
   絶縁層および前記第２の絶縁層に相次いでエツチングを
   施すことにより、前記第２のマスクの前記窓によって限
   定された区域内に前記ゲート電極層にまで達する開口を
   形成し、軸前記第２のマスクを除去し、次いで（へ）前
   記ウェーハ上に電極金属を設置し、そして第３のマスク
   を用いてパターン形成を施すことによりソース端子およ
   びゲート端子を形成し、それによって前記ソース端子が
   前記■形溝内に伸びて前記第２の領域および前記第１の
   領域の両方とオーム接触するようにした諸工程から成る
   ことを特徴とする二重拡散形電力用ＭＯ８−ＦＥＴの製
   造方法。 コＯ４前記第３の絶縁層、前記第２の絶縁層および前記
   ゲート電極層に相次いでエツチングを施す前記工程に続
   いて前記第１の絶縁層がエツチングを施される特許請求
   の範囲第１？項記載の方法。 ２ｔ　　前記ベース領域内に不純物を導入して第２の領
   域を形成する前記工程に続いて前記ソース領域の表面上
   に二酸化シリコン層が生成される特許請求の範囲第２０
   項記載の方法。 二　前記第１の絶縁層が単一の二酸化シリコン層から成
   る特許請求の範囲第１９項記載の方法。 ｎ、　前記第２の絶縁層が単一の二酸化シリコン層から
   成る特許請求の範囲第１りまたは２２項記載の方法。 源　前記第３の絶縁層が単一の窒化シリコン層から成る
   特許請求の範囲第１９または２２項記載の方法。 ２よ　平行ビームによって絶縁層を除去する前記工程が
   平行ビームを用いた反応性イオンエツチングによって前
   記絶縁層を除去することから成る特許請求の範囲第７９
   項記載の方法。 コロ、前記ドレイン領域内に不純物を導入して第１の領
   域を形成する前記工程および前記ベース領域内に不純物
   を導入して第２の領域を形成する前記工程がそれぞれの
   不純物を拡散させることから成る特許請求の範囲第１り
   項記載の方法。 ２７　（ａ）−導電形のドレイン領域を含みかつ主面を
   有する半導体基板、Φ）前記ドレイン領域に対して電気
   的に接続されたドレイン端子、（Ｃ）前記ドレイン領域
   内に形成されてベース領域を構成すると共に、有限の横
   方内床がりを示しかつ前記主面内に終端する外周を有す
   る反対導電形の第１の領域、（ｄ）前記第１の領域の内
   部に完全に包含されかつ前記第１の領域より小さい横方
   内床がりおよび深さを有するように形成されてソース領
   域を構成すると共に、前記主面内に終端しかつ前記第７
   の領域の前記外周の内側に離隔して位置する外周を有し
   ていて、前記主面内において前記第１の領域が前記ソー
   ス領域と前記ドレイン領域との間に前記反対導電形の帯
   状部として存在するようにする前記−導電形の第２の領
   域、（ｅ）前記第１の領域の前記帯状部を少なくとも横
   方向に覆うように前記主面上に配置された導電性のゲー
   ト電極およびゲート絶縁層、並びに（ｆ）前記ゲート電
   極に対して電気的に接続されたゲート端子の諸要素を含
   むような形式の二重拡散形電力用ＭＯ８−ＦＢＴのソー
   ス層とベース層との間に短絡部を形成する方法において
   、囚前記ソース領域を穆うように前記基板上に電極金属
   を設置することによってソース端子を形成し、次いで０
   前記基板を加熱することにより、前記ソース端子から前
   記第２の領域を貫通して部分的に前記第１の領域内まで
   伸びる少なくとも１つのマイクロ７０イ・スパイクを生
   成させ、もって前記第１の領域と前記第２の領域との間
   にオーム短絡部を形成することを特徴とする方法。 、五　前記半導体基板がシリうンから成りかつ前記ソー
   ス端子がアルミニウムから成る特許請求の範囲第２７項
   記載の方法。 ２９、　（ａ）−導電形のドレイン領域を含み、主面を
   有し、かつ＜ｉｏｏ＞の結晶配向を示す半導体基板、（
   ｂ）前記ドレイン領域に対して電気的に接続されたトレ
   イン端子、（Ｃ）前記ドレイン領域内に形成されてベー
   ス領域を構成すると共に、有限の横方向広がりを示しか
   つ前記主面内に終端する外周を有する反対導電形の第１
   の領域、（ｄ）前記第１の領域の内部に完全に包含され
   かつ前記第１の領域より小さい横方向広がりおよび深さ
   を有するように形成されてソース領域を構成すると共に
   、前記主面内に終端しかつ前記第１の領域の前記外周の
   内側に離隔して位置する外周を有していて、前記主面内
   において前記第１の領域が前記ソース領域と前記ドレイ
   ン領域との間に前記反対導電形の帯状部として存在する
   ようにする前記−導電形の第２の領域、（Ｃ）前記第１
   の領域の前記帯状部を少なくとも横方同種うように前記
   主面上に配置された導電性のゲート電極およびゲート絶
   縁層、並びに（ｆ）前記ゲート電極に対して電気的に接
   続されたゲート端子の諸要素を含むような形式の二重拡
   散形電力用ＭＯ８−ＦＢＴのソース層とベース層との間
   に短絡部を形成する方法において、（イ）前記第２の領
   域および前記第１の領域に優先エツチングを施すことに
   より、前記第一の領域を貫通しかつその底部が部分的に
   前記第１の領域内まで伸びるようなＶ形溝を形成し、次
   いでυ）前記基板上に電極金属を設置し、そしてマスク
   を用いてパターン形成を施すことによりソース端子およ
   びゲート端子を形成し、それによって前記ソース端子が
   前記Ｖ形溝内に伸びて前記第２の領域および前記第１の
   領域の両方とオーム接触することを特徴とする方法。