JP2002314078A - 半導体装置およびその製法 - Google Patents
半導体装置およびその製法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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-
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
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Abstract
(57)【要約】
【課題】 同じ大きさのチップ面積で、ゲート幅を大き
くしてオン抵抗を小さくし、大電流化を図ることができ
るトレンチ構造の絶縁ゲート駆動型素子を有する半導体
装置およびその製法を提供する。 【解決手段】 ｎ形の半導体層１に凹溝１１が形成さ
れ、その凹溝１１内表面にゲート酸化膜４およびゲート
電極５が形成されている。そして、ゲート電極５周囲の
半導体層１表面にｐ形のチャネル拡散領域２およびｎ形
のソース領域３が拡散などにより順次形成されている。
このゲート電極５の表面側に、そのゲート電極の酸化に
より絶縁膜６が充分に厚く形成され、絶縁膜６およびソ
ース領域３の表面に直接ソース電極７とする金属膜が設
けられ、その金属がソース領域３およびチャネル拡散領
域２にスパイクすることにより合金層７ａが形成され、
両層にオーミックコンタクトが採られている。
くしてオン抵抗を小さくし、大電流化を図ることができ
るトレンチ構造の絶縁ゲート駆動型素子を有する半導体
装置およびその製法を提供する。 【解決手段】 ｎ形の半導体層１に凹溝１１が形成さ
れ、その凹溝１１内表面にゲート酸化膜４およびゲート
電極５が形成されている。そして、ゲート電極５周囲の
半導体層１表面にｐ形のチャネル拡散領域２およびｎ形
のソース領域３が拡散などにより順次形成されている。
このゲート電極５の表面側に、そのゲート電極の酸化に
より絶縁膜６が充分に厚く形成され、絶縁膜６およびソ
ース領域３の表面に直接ソース電極７とする金属膜が設
けられ、その金属がソース領域３およびチャネル拡散領
域２にスパイクすることにより合金層７ａが形成され、
両層にオーミックコンタクトが採られている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体層の表面か
ら形成される凹溝内にゲート電極を形成する、いわゆる
トレンチ構造のトランジスタセルが多数個形成される絶
縁ゲート型のパワー用ＭＯＳＦＥＴを有する半導体装置
およびその製法に関する。さらに詳しくは、単位面積当
りのトランジスタセルの数を多くして、オン抵抗を小さ
くし、大電流が得られると共に、簡単な製造工程で製造
し得るパワー用のゲート駆動型半導体装置およびその製
法に関する。
ら形成される凹溝内にゲート電極を形成する、いわゆる
トレンチ構造のトランジスタセルが多数個形成される絶
縁ゲート型のパワー用ＭＯＳＦＥＴを有する半導体装置
およびその製法に関する。さらに詳しくは、単位面積当
りのトランジスタセルの数を多くして、オン抵抗を小さ
くし、大電流が得られると共に、簡単な製造工程で製造
し得るパワー用のゲート駆動型半導体装置およびその製
法に関する。
【０００２】
【従来の技術】従来のトレンチ構造のハイパワー用ゲー
ト駆動型パワーＭＯＳトランジスタは、大電流化のた
め、トランジスタセルを多数個マトリクス状に並列に形
成する構造が採られている。たとえば図５に示されるよ
うに、ｎ+形の半導体基板２１ａ上に、ドレイン領域と
するｎ形の半導体層（エピタキシャル成長層）２１がエ
ピタキシャル成長され、その半導体層２１に凹溝が格子
状に形成され、その内表面にゲート酸化膜２４が形成さ
れると共に、ゲート電極２５とするポリシリコンが埋め
込まれている。そして、その周囲の半導体層２１にｐ形
のチャネル拡散領域２２が形成され、その表面でゲート
電極２５の周囲部分にｎ+形ソース領域２３が形成され
ることにより、ゲート酸化膜２４に接して縦方向にチャ
ネル領域２２ａが形成されている。さらに表面に形成さ
れたＳｉＯ2などからなる絶縁膜２６にコンタクト孔を
形成し、露出するソース領域２３およびチャネル拡散領
域２２とオーミックコンタクトするようにソース電極２
７が形成され、半導体基板２１ａの裏面にドレイン電極
２８が形成されている。
ト駆動型パワーＭＯＳトランジスタは、大電流化のた
め、トランジスタセルを多数個マトリクス状に並列に形
成する構造が採られている。たとえば図５に示されるよ
うに、ｎ+形の半導体基板２１ａ上に、ドレイン領域と
するｎ形の半導体層（エピタキシャル成長層）２１がエ
ピタキシャル成長され、その半導体層２１に凹溝が格子
状に形成され、その内表面にゲート酸化膜２４が形成さ
れると共に、ゲート電極２５とするポリシリコンが埋め
込まれている。そして、その周囲の半導体層２１にｐ形
のチャネル拡散領域２２が形成され、その表面でゲート
電極２５の周囲部分にｎ+形ソース領域２３が形成され
ることにより、ゲート酸化膜２４に接して縦方向にチャ
ネル領域２２ａが形成されている。さらに表面に形成さ
れたＳｉＯ2などからなる絶縁膜２６にコンタクト孔を
形成し、露出するソース領域２３およびチャネル拡散領
域２２とオーミックコンタクトするようにソース電極２
７が形成され、半導体基板２１ａの裏面にドレイン電極
２８が形成されている。
【０００３】なお、このトランジスタセルにおけるゲー
ト電極の平面的構造は、正方形や５角形、６角形などの
任意の形状に形成される。また、これらのトランジスタ
では、モータのような誘導性負荷に接続されることが多
く、その場合、動作をオフにするとき、逆方向の起電力
が印加されることがあり、トランジスタが破壊するのを
防止するため、前述のように、ソース電極２７をチャネ
ル拡散領域２２とも接続させることにより、ソース・ド
レイン間に逆方向の保護用ダイオードを形成する方法が
採られている。
ト電極の平面的構造は、正方形や５角形、６角形などの
任意の形状に形成される。また、これらのトランジスタ
では、モータのような誘導性負荷に接続されることが多
く、その場合、動作をオフにするとき、逆方向の起電力
が印加されることがあり、トランジスタが破壊するのを
防止するため、前述のように、ソース電極２７をチャネ
ル拡散領域２２とも接続させることにより、ソース・ド
レイン間に逆方向の保護用ダイオードを形成する方法が
採られている。
【０００４】
【発明が解決しようとする課題】前述のような大電流用
のトランジスタでは、定められた大きさのチップ内にで
きるだけ多くのトランジスタセルを作り、オン抵抗を下
げることが重要である。オン抵抗を小さくするために
は、チャネル幅をできるだけ大きくすることが効果的で
あり、前述の構造のトランジスタでは、ゲート電極周囲
に形成されるチャネル領域２２ａの幅（ゲート電極周囲
の長さ）の合計をできるだけ多くすることが好ましい。
しかし、従来のこの種のトランジスタでは、半導体層の
表面で、チャネル拡散領域にソース電極をオーミックコ
ンタクトさせるため、ソース領域とチャネル拡散領域の
両方を半導体層の表面に露出させる必要があると共に、
ソース領域を拡散するときのマスク重ね合せのマージ
ン、コンタクト孔とソース領域とのマスク重ね合せマー
ジンが必要なことから、たとえば図５に示される構造
で、コンタクト孔の大きさＣが２〜２.５μｍ程度とな
り、セル間隔（ゲート電極間のピッチ）Ａは、４.５〜
５μｍ程度が限界である。この場合、ソース領域の幅Ｂ
は０.８〜１μｍ程度である。そのため、セルの小形化
を充分に行うことができず、オン抵抗の低減化を充分に
図れないという問題がある。
のトランジスタでは、定められた大きさのチップ内にで
きるだけ多くのトランジスタセルを作り、オン抵抗を下
げることが重要である。オン抵抗を小さくするために
は、チャネル幅をできるだけ大きくすることが効果的で
あり、前述の構造のトランジスタでは、ゲート電極周囲
に形成されるチャネル領域２２ａの幅（ゲート電極周囲
の長さ）の合計をできるだけ多くすることが好ましい。
しかし、従来のこの種のトランジスタでは、半導体層の
表面で、チャネル拡散領域にソース電極をオーミックコ
ンタクトさせるため、ソース領域とチャネル拡散領域の
両方を半導体層の表面に露出させる必要があると共に、
ソース領域を拡散するときのマスク重ね合せのマージ
ン、コンタクト孔とソース領域とのマスク重ね合せマー
ジンが必要なことから、たとえば図５に示される構造
で、コンタクト孔の大きさＣが２〜２.５μｍ程度とな
り、セル間隔（ゲート電極間のピッチ）Ａは、４.５〜
５μｍ程度が限界である。この場合、ソース領域の幅Ｂ
は０.８〜１μｍ程度である。そのため、セルの小形化
を充分に行うことができず、オン抵抗の低減化を充分に
図れないという問題がある。
【０００５】本発明は、このような問題を解決するため
になされたもので、同じ大きさのチップ面積で、ゲート
幅を大きくしてオン抵抗を小さくし、大電流化を図るこ
とができるトレンチ構造の絶縁ゲート駆動型素子を有す
る半導体装置を提供することを目的とする。
になされたもので、同じ大きさのチップ面積で、ゲート
幅を大きくしてオン抵抗を小さくし、大電流化を図るこ
とができるトレンチ構造の絶縁ゲート駆動型素子を有す
る半導体装置を提供することを目的とする。
【０００６】本発明の他の目的は、マスクアライメント
マージンを必要としないで、自己整合的にソース電極を
コンタクトさせることにより、トランジスタセルのピッ
チを非常に小さくしながら、チャネル拡散領域とソース
領域の両方にソース電極をコンタクトさせることがで
き、非常に小さい面積で、しかも簡単な工程で得られる
半導体装置の製法を提供することにある。
マージンを必要としないで、自己整合的にソース電極を
コンタクトさせることにより、トランジスタセルのピッ
チを非常に小さくしながら、チャネル拡散領域とソース
領域の両方にソース電極をコンタクトさせることがで
き、非常に小さい面積で、しかも簡単な工程で得られる
半導体装置の製法を提供することにある。
【０００７】
【課題を解決するための手段】本発明者は、絶縁ゲート
型半導体装置のオン抵抗を小さくして、小さなチップサ
イズで大きな電流を得ることができる半導体装置を得る
ため鋭意検討を重ねた結果、通常、半導体層の表面にＡ
ｌなどの金属膜を直接電極として設けると、半導体層の
中にスパイクしてショートなどの問題を引き起こすた
め、バリアメタル層を介在させることが常識になってい
るが、このスパイクにより半導体層中に入り込む量が成
膜する金属膜の厚さおよび熱処理などの条件を制御する
ことにより、コントロールすることができ、そのスパイ
クした合金層が半導体層と充分にオーミックコンタクト
が得られることを見出した。しかも、トレンチ構造のゲ
ート電極表面を厚く酸化させておくことにより、表面に
絶縁膜を設けて、コンタクト孔を形成しないで、表面に
直接設けられたソース電極の金属をスパイクさせても、
ゲート電極とソース電極とをショートさせることなく、
縦方向に形成されたソース領域およびチャネル拡散領域
の両方にオーミックコンタクトをさせることができるこ
とを見出した。
型半導体装置のオン抵抗を小さくして、小さなチップサ
イズで大きな電流を得ることができる半導体装置を得る
ため鋭意検討を重ねた結果、通常、半導体層の表面にＡ
ｌなどの金属膜を直接電極として設けると、半導体層の
中にスパイクしてショートなどの問題を引き起こすた
め、バリアメタル層を介在させることが常識になってい
るが、このスパイクにより半導体層中に入り込む量が成
膜する金属膜の厚さおよび熱処理などの条件を制御する
ことにより、コントロールすることができ、そのスパイ
クした合金層が半導体層と充分にオーミックコンタクト
が得られることを見出した。しかも、トレンチ構造のゲ
ート電極表面を厚く酸化させておくことにより、表面に
絶縁膜を設けて、コンタクト孔を形成しないで、表面に
直接設けられたソース電極の金属をスパイクさせても、
ゲート電極とソース電極とをショートさせることなく、
縦方向に形成されたソース領域およびチャネル拡散領域
の両方にオーミックコンタクトをさせることができるこ
とを見出した。
【０００８】その結果、ゲート電極を形成するために凹
溝を設ける際にマスクを形成する必要があるが、凹溝を
形成した後は、セルフアライメント的に製造することが
でき、マスク合せのためのマージンは必要がなくなり、
非常に小形の半導体装置を得ることができると共に、製
造工程が非常に簡単になる。
溝を設ける際にマスクを形成する必要があるが、凹溝を
形成した後は、セルフアライメント的に製造することが
でき、マスク合せのためのマージンは必要がなくなり、
非常に小形の半導体装置を得ることができると共に、製
造工程が非常に簡単になる。
【０００９】本発明による半導体装置は、第１導電形の
半導体層に形成される凹溝と、該凹溝内表面に形成され
るゲート酸化膜と、前記凹溝内に埋め込まれるゲート電
極と、該ゲート電極周囲の前記半導体層表面に形成され
る第２導電形のチャネル拡散領域と、該チャネル拡散領
域の表面にさらに形成される第１導電形のソース領域
と、前記ゲート電極の表面側に該ゲート電極の酸化によ
り厚く形成される絶縁膜と、該絶縁膜表面および前記ソ
ース領域表面に直接設けられる金属膜からなるソース電
極と、該ソース電極の金属が前記ソース領域およびチャ
ネル拡散領域にスパイクすることにより形成される合金
層と、前記半導体層に電気的に接続して設けられるドレ
イン電極とを有している。
半導体層に形成される凹溝と、該凹溝内表面に形成され
るゲート酸化膜と、前記凹溝内に埋め込まれるゲート電
極と、該ゲート電極周囲の前記半導体層表面に形成され
る第２導電形のチャネル拡散領域と、該チャネル拡散領
域の表面にさらに形成される第１導電形のソース領域
と、前記ゲート電極の表面側に該ゲート電極の酸化によ
り厚く形成される絶縁膜と、該絶縁膜表面および前記ソ
ース領域表面に直接設けられる金属膜からなるソース電
極と、該ソース電極の金属が前記ソース領域およびチャ
ネル拡散領域にスパイクすることにより形成される合金
層と、前記半導体層に電気的に接続して設けられるドレ
イン電極とを有している。
【００１０】この構造にすることにより、ゲート電極の
表面側にゲート電極の酸化により絶縁膜が厚く形成され
ているため、表面に絶縁膜を形成して、ソース領域を露
出させるコンタクト孔の形成を行わないで、半導体層の
表面に直接ソース電極を形成して熱処理によりスパイク
させても、ゲート電極とショートする虞れは生じない。
すなわち、半導体層の表面に絶縁膜を形成してコンタク
ト孔を設ける必要がないため、ゲート電極の形成のみ
で、セルフアライメントによりソース領域やソース電極
の形成を行うことができる。その結果、マスクアライメ
ンのマージンが全然必要なくなり、トランジスタセルの
間隔を非常に狭くすることができ、単位面積当りのトラ
ンジスタセルの数を多くすることができるため、オン抵
抗を小さくすることができて、大電流のハイパワーＭＯ
ＳＦＥＴが得られる。
表面側にゲート電極の酸化により絶縁膜が厚く形成され
ているため、表面に絶縁膜を形成して、ソース領域を露
出させるコンタクト孔の形成を行わないで、半導体層の
表面に直接ソース電極を形成して熱処理によりスパイク
させても、ゲート電極とショートする虞れは生じない。
すなわち、半導体層の表面に絶縁膜を形成してコンタク
ト孔を設ける必要がないため、ゲート電極の形成のみ
で、セルフアライメントによりソース領域やソース電極
の形成を行うことができる。その結果、マスクアライメ
ンのマージンが全然必要なくなり、トランジスタセルの
間隔を非常に狭くすることができ、単位面積当りのトラ
ンジスタセルの数を多くすることができるため、オン抵
抗を小さくすることができて、大電流のハイパワーＭＯ
ＳＦＥＴが得られる。
【００１１】前記ゲート電極の表面側が前記半導体層表
面より深く掘り込まれ、該ゲート電極の表面に、該ゲー
ト電極の酸化により絶縁膜が形成され、該絶縁膜の表面
が前記ソース領域の表面とほぼ近い面になるように前記
ゲート電極および前記絶縁膜が形成されることにより、
表面が平坦になり、ソース電極（ソース配線）も平坦と
なり、ソース電極（Ａｌ）の平坦化、均一化ができ、安
定してスパイクさせることができるという利点がある。
面より深く掘り込まれ、該ゲート電極の表面に、該ゲー
ト電極の酸化により絶縁膜が形成され、該絶縁膜の表面
が前記ソース領域の表面とほぼ近い面になるように前記
ゲート電極および前記絶縁膜が形成されることにより、
表面が平坦になり、ソース電極（ソース配線）も平坦と
なり、ソース電極（Ａｌ）の平坦化、均一化ができ、安
定してスパイクさせることができるという利点がある。
【００１２】本発明による半導体装置の製法は、（ａ）
ドレイン領域とする第１導電形の半導体層に凹溝を形成
する工程と、（ｂ）該凹溝内にゲート酸化膜およびゲー
ト電極を形成する工程と、（ｃ）いずれかの工程で前記
半導体層に第２導電形不純物および第１導電形不純物を
順次拡散することにより、前記ゲート電極周囲にチャネ
ル拡散領域およびソース領域を縦方向に形成する工程
と、（ｄ）前記ゲート電極の表面を酸化して厚い絶縁膜
を形成すると共に、前記ソース領域を露出させる工程
と、（ｅ）該露出したソース領域表面および前記ゲート
電極上に形成した絶縁膜の表面に金属膜からなるソース
電極を形成する工程と、（ｆ）熱処理を施し、前記ソー
ス電極の金属膜を前記ソース領域およびチャネル拡散領
域にスパイクさせることにより、前記ソース電極が該ソ
ース領域およびチャネル拡散領域とそれぞれオーミック
コンタクトする合金層を形成する工程と、（ｇ）前記半
導体層と電気的に接続してドレイン電極を形成する工程
とを有することを特徴とする。
ドレイン領域とする第１導電形の半導体層に凹溝を形成
する工程と、（ｂ）該凹溝内にゲート酸化膜およびゲー
ト電極を形成する工程と、（ｃ）いずれかの工程で前記
半導体層に第２導電形不純物および第１導電形不純物を
順次拡散することにより、前記ゲート電極周囲にチャネ
ル拡散領域およびソース領域を縦方向に形成する工程
と、（ｄ）前記ゲート電極の表面を酸化して厚い絶縁膜
を形成すると共に、前記ソース領域を露出させる工程
と、（ｅ）該露出したソース領域表面および前記ゲート
電極上に形成した絶縁膜の表面に金属膜からなるソース
電極を形成する工程と、（ｆ）熱処理を施し、前記ソー
ス電極の金属膜を前記ソース領域およびチャネル拡散領
域にスパイクさせることにより、前記ソース電極が該ソ
ース領域およびチャネル拡散領域とそれぞれオーミック
コンタクトする合金層を形成する工程と、（ｇ）前記半
導体層と電気的に接続してドレイン電極を形成する工程
とを有することを特徴とする。
【００１３】この方法で行うことにより、半導体層の表
面に絶縁膜を設けてコンタクト孔を形成する必要がな
く、セルフアライメントでソース電極を形成することが
できるため、非常にセル間隔を狭くすることができてオ
ン抵抗を小さくすることができるのみならず、製造工程
が非常に簡単になり、安価に製造することができる。
面に絶縁膜を設けてコンタクト孔を形成する必要がな
く、セルフアライメントでソース電極を形成することが
できるため、非常にセル間隔を狭くすることができてオ
ン抵抗を小さくすることができるのみならず、製造工程
が非常に簡単になり、安価に製造することができる。
【００１４】前記ゲート電極の表面側に絶縁膜を形成す
る前に、エッチングによりゲート電極表面を前記半導体
層表面より深く彫り込み、前記（ｄ）工程により形成す
る絶縁膜の表面と該（ｄ）工程により露出させる前記ソ
ース領域とがほぼ同一面になるように前記絶縁膜を形成
することにより、トレンチ構造型でありながら、表面を
平坦化させることができ、表面が平坦なパワーＭＯＳＦ
ＥＴを有する半導体装置が得られる。
る前に、エッチングによりゲート電極表面を前記半導体
層表面より深く彫り込み、前記（ｄ）工程により形成す
る絶縁膜の表面と該（ｄ）工程により露出させる前記ソ
ース領域とがほぼ同一面になるように前記絶縁膜を形成
することにより、トレンチ構造型でありながら、表面を
平坦化させることができ、表面が平坦なパワーＭＯＳＦ
ＥＴを有する半導体装置が得られる。
【００１５】別の方法として、前記ゲート電極の表面側
に絶縁膜を形成する前に、該ゲート電極周囲の半導体層
表面に酸化防止膜を形成し、ゲート電極表面のみを酸化
させれば、ＲＩＥなどによるエッチバックを行わなくて
もゲート電極上にのみ厚い酸化膜を形成することができ
る。
に絶縁膜を形成する前に、該ゲート電極周囲の半導体層
表面に酸化防止膜を形成し、ゲート電極表面のみを酸化
させれば、ＲＩＥなどによるエッチバックを行わなくて
もゲート電極上にのみ厚い酸化膜を形成することができ
る。
【００１６】
【発明の実施の形態】つぎに、図面を参照しながら本発
明の半導体装置およびその製法について説明をする。本
発明による半導体装置は、図１にその一実施形態である
ゲート電極がトレンチ構造であるＭＯＳＦＥＴの一部の
断面説明図が示されるように、第１導電形（たとえばｎ
形）の半導体層１に凹溝１１が形成され、その凹溝１１
内表面にゲート酸化膜４が形成され、その凹溝１１内に
ポリシリコンなどからなるゲート電極５が埋め込まれて
いる。そして、ゲート電極５周囲の半導体層１表面に第
２導電形（たとえばｐ形）のチャネル拡散領域２が形成
され、さらにそのチャネル拡散領域２の表面にｎ形のソ
ース領域３が拡散などにより形成されている。このゲー
ト電極５の表面側に、そのゲート電極を酸化することに
より絶縁膜６が充分な耐圧が得られるように厚く形成さ
れている。さらに、絶縁膜６表面およびソース領域３表
面に直接金属膜が設けられることによりソース電極７が
形成されている。このソース電極７の金属がソース領域
３およびチャネル拡散領域２にスパイクすることにより
合金層７ａが形成されてオーミックコンタクトすると共
に、半導体層１に電気的に接続してドレイン電極８が設
けられている。なお、図では、半導体基板１ａやドレイ
ン電極８が他の部分より薄く書かれており、全体で正確
な厚さの関係を示してはいない。
明の半導体装置およびその製法について説明をする。本
発明による半導体装置は、図１にその一実施形態である
ゲート電極がトレンチ構造であるＭＯＳＦＥＴの一部の
断面説明図が示されるように、第１導電形（たとえばｎ
形）の半導体層１に凹溝１１が形成され、その凹溝１１
内表面にゲート酸化膜４が形成され、その凹溝１１内に
ポリシリコンなどからなるゲート電極５が埋め込まれて
いる。そして、ゲート電極５周囲の半導体層１表面に第
２導電形（たとえばｐ形）のチャネル拡散領域２が形成
され、さらにそのチャネル拡散領域２の表面にｎ形のソ
ース領域３が拡散などにより形成されている。このゲー
ト電極５の表面側に、そのゲート電極を酸化することに
より絶縁膜６が充分な耐圧が得られるように厚く形成さ
れている。さらに、絶縁膜６表面およびソース領域３表
面に直接金属膜が設けられることによりソース電極７が
形成されている。このソース電極７の金属がソース領域
３およびチャネル拡散領域２にスパイクすることにより
合金層７ａが形成されてオーミックコンタクトすると共
に、半導体層１に電気的に接続してドレイン電極８が設
けられている。なお、図では、半導体基板１ａやドレイ
ン電極８が他の部分より薄く書かれており、全体で正確
な厚さの関係を示してはいない。
【００１７】半導体層１は、たとえばシリコンからなり
不純物濃度の大きいｎ+形半導体基板１ａに数μｍ〜数
十μｍ、たとえば５μｍ程度の厚さにエピタキシャル成
長されたシリコンからなるｎ形半導体層で、その表面に
ボロンなどからなるｐ形不純物が拡散され、さらにリン
などからなるｎ形不純物が拡散されることにより、ｐ形
のチャネル拡散領域２が１μｍ程度の厚さで、ｎ+形の
ソース領域３が０.５μｍ程度の厚さにそれぞれ形成さ
れている。
不純物濃度の大きいｎ+形半導体基板１ａに数μｍ〜数
十μｍ、たとえば５μｍ程度の厚さにエピタキシャル成
長されたシリコンからなるｎ形半導体層で、その表面に
ボロンなどからなるｐ形不純物が拡散され、さらにリン
などからなるｎ形不純物が拡散されることにより、ｐ形
のチャネル拡散領域２が１μｍ程度の厚さで、ｎ+形の
ソース領域３が０.５μｍ程度の厚さにそれぞれ形成さ
れている。
【００１８】そして、図１（ｂ）にソース電極を設ける
前の平面説明図が示されるように、ピッチが０.７〜２.
０μｍ程度の間隔（Ａ）で格子状に０.２〜１μｍ幅
（Ｅ）程度で、１.５μｍ程度の深さに凹溝１１が形成
され、その凹溝１１内にゲート酸化膜４を介してポリシ
リコンなどからなるゲート電極５が形成されている。
前の平面説明図が示されるように、ピッチが０.７〜２.
０μｍ程度の間隔（Ａ）で格子状に０.２〜１μｍ幅
（Ｅ）程度で、１.５μｍ程度の深さに凹溝１１が形成
され、その凹溝１１内にゲート酸化膜４を介してポリシ
リコンなどからなるゲート電極５が形成されている。
【００１９】ゲート電極５は、後述するように、たとえ
ばポリシリコンが全面に堆積された後にエッチバックす
ることにより凹溝１１内以外の部分のポリシリコン膜が
除去されることにより、凹溝１１内のみに形成されてい
る。この際、さらにエッチバックを続けることにより半
導体層（ソース領域３）表面から０.１〜０.３μｍ程度
下までエッチングして掘り込まれている（ソース領域３
表面には酸化膜があり、エッチングされない）。そし
て、熱処理をすることにより、ポリシリコンは単結晶シ
リコンより非常に酸化しやすいため、ゲート電極５表面
の露出部がとくに酸化し、その表面に厚い酸化膜６が形
成され、さらに全面をエッチバックすることによりソー
ス領域３表面を露出させれば、ソース領域３と絶縁膜６
がほぼ同一面に形成される。そして、その表面にソース
電極７とするためのＡｌなどからなる金属膜を３μｍ程
度の厚さ成膜されている。
ばポリシリコンが全面に堆積された後にエッチバックす
ることにより凹溝１１内以外の部分のポリシリコン膜が
除去されることにより、凹溝１１内のみに形成されてい
る。この際、さらにエッチバックを続けることにより半
導体層（ソース領域３）表面から０.１〜０.３μｍ程度
下までエッチングして掘り込まれている（ソース領域３
表面には酸化膜があり、エッチングされない）。そし
て、熱処理をすることにより、ポリシリコンは単結晶シ
リコンより非常に酸化しやすいため、ゲート電極５表面
の露出部がとくに酸化し、その表面に厚い酸化膜６が形
成され、さらに全面をエッチバックすることによりソー
ス領域３表面を露出させれば、ソース領域３と絶縁膜６
がほぼ同一面に形成される。そして、その表面にソース
電極７とするためのＡｌなどからなる金属膜を３μｍ程
度の厚さ成膜されている。
【００２０】この状態で、４００℃程度、３０分程度の
熱処理を行うことにより、ソース電極７とソース領域３
との界面における相互作用と相俟って、ＳｉがＡｌ中に
拡散されることにより、ＡｌとＳｉとの合金層が半導体
層の内部に進み、図１（ａ）に示されるように先端が尖
った合金層７ａが形成される。この合金層７ａは、熱処
理の温度および時間により、その内部へのスパイク深さ
が変化し、チャネル拡散領域２内に入り込み、かつ、チ
ャネル拡散領域２を突き抜けないように形成されてい
る。
熱処理を行うことにより、ソース電極７とソース領域３
との界面における相互作用と相俟って、ＳｉがＡｌ中に
拡散されることにより、ＡｌとＳｉとの合金層が半導体
層の内部に進み、図１（ａ）に示されるように先端が尖
った合金層７ａが形成される。この合金層７ａは、熱処
理の温度および時間により、その内部へのスパイク深さ
が変化し、チャネル拡散領域２内に入り込み、かつ、チ
ャネル拡散領域２を突き抜けないように形成されてい
る。
【００２１】すなわち、前述のように、本発明者は、絶
縁ゲート型半導体装置のオン抵抗を小さくして、小さな
チップサイズで大きな電流を得ることができる半導体装
置を得るため鋭意検討を重ねた結果、半導体層表面に設
けられる金属膜がスパイクにより半導体層中に入り込む
量は、成膜する金属膜の厚さおよび熱処理などの条件を
制御することにより、コントロールすることができ、そ
の制御により図１（ａ）に示されるように、ソース領域
３およびチャネル拡散領域２のみにオーミックコンタク
トをさせることができ、しかもチャネル拡散領域２を突
き抜けないようにすることができることを見出した。
縁ゲート型半導体装置のオン抵抗を小さくして、小さな
チップサイズで大きな電流を得ることができる半導体装
置を得るため鋭意検討を重ねた結果、半導体層表面に設
けられる金属膜がスパイクにより半導体層中に入り込む
量は、成膜する金属膜の厚さおよび熱処理などの条件を
制御することにより、コントロールすることができ、そ
の制御により図１（ａ）に示されるように、ソース領域
３およびチャネル拡散領域２のみにオーミックコンタク
トをさせることができ、しかもチャネル拡散領域２を突
き抜けないようにすることができることを見出した。
【００２２】この合金層の深さ、すなわち、いわゆるス
パイクの深さは、熱処理の温度を高く、または熱処理の
時間を長くすることにより深くなり、非常に精度よく制
御できた。たとえばＳｉに対してＡｌ膜を設ける場合、
３００℃程度からスパイクは始まるが、４００℃程度で
行うのが最も効率的で、しかも精度よくスパイクの深さ
を制御することができた。たとえば４００℃程度で３０
分程度の熱処理を行うことにより、０.６〜０.８μｍ程
度の深さだけスパイクし、前述の０.５μｍ程度のソー
ス領域３と、１μｍ程度のチャネル拡散領域２の拡散深
さであれば、この条件で合金化処理を行うことにより、
両層にオーミックコンタクトを採りながら、チャネル拡
散領域２を突き抜ける虞れは全然生じない。その結果、
前述のように、チャネル拡散領域２とソース領域３とが
縦方向に重なる部分を形成しておくことにより、その表
面からＡｌなどの金属をスパイクさせれば、両層と直接
オーミックコンタクトをさせることができた。
パイクの深さは、熱処理の温度を高く、または熱処理の
時間を長くすることにより深くなり、非常に精度よく制
御できた。たとえばＳｉに対してＡｌ膜を設ける場合、
３００℃程度からスパイクは始まるが、４００℃程度で
行うのが最も効率的で、しかも精度よくスパイクの深さ
を制御することができた。たとえば４００℃程度で３０
分程度の熱処理を行うことにより、０.６〜０.８μｍ程
度の深さだけスパイクし、前述の０.５μｍ程度のソー
ス領域３と、１μｍ程度のチャネル拡散領域２の拡散深
さであれば、この条件で合金化処理を行うことにより、
両層にオーミックコンタクトを採りながら、チャネル拡
散領域２を突き抜ける虞れは全然生じない。その結果、
前述のように、チャネル拡散領域２とソース領域３とが
縦方向に重なる部分を形成しておくことにより、その表
面からＡｌなどの金属をスパイクさせれば、両層と直接
オーミックコンタクトをさせることができた。
【００２３】また、ソース領域３の露出する大きさが、
たとえば１辺１μｍ程度以下であれば、横方向はゲート
電極５を酸化した絶縁膜６によりブロックされ、縦方向
のみにスパイクされ、殆ど全体的に１本のスパイクで入
り込む。トランジスタセルの数を多くするため、ゲート
電極５間隔は狭い（ソース領域３の露出面積が小さい）
方が良く、通常は図１に示されるような形状でスパイク
するが、それより大きい、たとえば１０μｍ程度のコン
タクト孔では、全体で均一にスパイクしないで、何本に
も分れてスパイクができることも判明した。
たとえば１辺１μｍ程度以下であれば、横方向はゲート
電極５を酸化した絶縁膜６によりブロックされ、縦方向
のみにスパイクされ、殆ど全体的に１本のスパイクで入
り込む。トランジスタセルの数を多くするため、ゲート
電極５間隔は狭い（ソース領域３の露出面積が小さい）
方が良く、通常は図１に示されるような形状でスパイク
するが、それより大きい、たとえば１０μｍ程度のコン
タクト孔では、全体で均一にスパイクしないで、何本に
も分れてスパイクができることも判明した。
【００２４】図１に示される構造にすることにより、凹
溝を形成する際のみにマスクを必要とするが、その後に
は、その凹溝１１を基準にしてマスクを形成する必要が
なく、セルフアライメントでソース領域３やソース電極
７を形成することができる。その結果、マスク精度の限
界までゲート電極幅Ｅおよびその間隔Ｄを小さくするこ
とができ、最小ではＤ＝０.４μｍ、Ｅ＝０.３μｍ程
度、すなわちセル間隔Ａを０.７μｍ程度にすることが
できる。
溝を形成する際のみにマスクを必要とするが、その後に
は、その凹溝１１を基準にしてマスクを形成する必要が
なく、セルフアライメントでソース領域３やソース電極
７を形成することができる。その結果、マスク精度の限
界までゲート電極幅Ｅおよびその間隔Ｄを小さくするこ
とができ、最小ではＤ＝０.４μｍ、Ｅ＝０.３μｍ程
度、すなわちセル間隔Ａを０.７μｍ程度にすることが
できる。
【００２５】たとえば図５に示される従来構造でゲート
電極５周囲のゲート酸化膜４の幅Ｅが０.５μｍ、隣接
するゲート酸化膜４の間隔Ｄが４.５μｍ（セル間隔Ａ
が５μｍ）であったのを、本発明によりＥは同じで、Ｄ
を１μｍに狭くすると、トランジスタセルの間隔Ａは、
１.５μｍになり、単位面積当り、セルの数を（５／１.
５）2＝１１.１倍にすることができる。一方、オン抵抗
に影響するゲート幅となるゲート酸化膜周囲の長さは、
１／４.５（ゲート電極周囲の長さ（４Ｄ）の減少割
合）×１１.１（単位面積当りのセルの数）＝２.４７と
なり、抵抗が２.４７分の１、すなわち電流を２.４７倍
にすることができる。同様に、Ｄを０.５μｍにする
と、電流を２.７８倍と増やすことができる。現在のた
とえばｉ線による微細加工における露光技術の精度で
は、０.３５μｍ程度にすることができ、この技術を適
用すれば、Ｄを０.３５μｍにできるのみならず、ゲー
ト電極の幅Ｅも０.３５μｍ程度にすることができる
（Ａ＝０.７）ため、セルの数は（５／０.７）2＝５１
倍となり、電流は（０.３５／４.５）×５１＝４倍とな
る。
電極５周囲のゲート酸化膜４の幅Ｅが０.５μｍ、隣接
するゲート酸化膜４の間隔Ｄが４.５μｍ（セル間隔Ａ
が５μｍ）であったのを、本発明によりＥは同じで、Ｄ
を１μｍに狭くすると、トランジスタセルの間隔Ａは、
１.５μｍになり、単位面積当り、セルの数を（５／１.
５）2＝１１.１倍にすることができる。一方、オン抵抗
に影響するゲート幅となるゲート酸化膜周囲の長さは、
１／４.５（ゲート電極周囲の長さ（４Ｄ）の減少割
合）×１１.１（単位面積当りのセルの数）＝２.４７と
なり、抵抗が２.４７分の１、すなわち電流を２.４７倍
にすることができる。同様に、Ｄを０.５μｍにする
と、電流を２.７８倍と増やすことができる。現在のた
とえばｉ線による微細加工における露光技術の精度で
は、０.３５μｍ程度にすることができ、この技術を適
用すれば、Ｄを０.３５μｍにできるのみならず、ゲー
ト電極の幅Ｅも０.３５μｍ程度にすることができる
（Ａ＝０.７）ため、セルの数は（５／０.７）2＝５１
倍となり、電流は（０.３５／４.５）×５１＝４倍とな
る。
【００２６】つぎに、このトレンチ構造のＭＯＳＦＥＴ
の製造方法について、図２〜３を参照しながら説明をす
る。まず図２（ａ）に示されるように、ｎ+形半導体基
板１ａ上にｎ形半導体層１を５μｍ程度エピタキシャル
成長する。そして、その表面にＣＶＤ法などによりＳｉ
Ｏ2膜１２を０.５μｍ程度成膜し、パターニングするこ
とにより、ゲート電極の形成場所を格子状に露出させ
る。そして、ＲＩＥなどのドライエッチングにより１.
５μｍ程度の深さの凹溝１１を形成する。
の製造方法について、図２〜３を参照しながら説明をす
る。まず図２（ａ）に示されるように、ｎ+形半導体基
板１ａ上にｎ形半導体層１を５μｍ程度エピタキシャル
成長する。そして、その表面にＣＶＤ法などによりＳｉ
Ｏ2膜１２を０.５μｍ程度成膜し、パターニングするこ
とにより、ゲート電極の形成場所を格子状に露出させ
る。そして、ＲＩＥなどのドライエッチングにより１.
５μｍ程度の深さの凹溝１１を形成する。
【００２７】その後、図２（ｂ）に示されるように、水
蒸気の雰囲気で、９００〜１０００℃程度、３０分程度
の熱処理を行うことにより、凹溝１１内表面にゲート酸
化膜４を形成する。そして、全面にポリシリコンを堆積
して凹溝内にポリシリコンを埋め込む。その後、ＲＩＥ
法によりエッチバックを行い、凹溝１１以外の表面に堆
積したポリシリコン膜をエッチング除去する。この際、
凹溝１１内以外のポリシリコン膜が全てエッチングされ
ると酸化膜１２が露出し、エッチングが停止される。一
方、凹溝１１内のゲート電極５とするポリシリコンは、
エッチングされつづけるため、凹溝１１内のポリシリコ
ン膜のみがさらに掘り込まれる。この掘り込み深さが半
導体層の表面から０.１〜０.３μｍ程度になるまでエッ
チングをする。この半導体層の表面より深くまでエッチ
ングするのは、セルフアライメントによりゲート電極５
上に絶縁膜を形成するためである。
蒸気の雰囲気で、９００〜１０００℃程度、３０分程度
の熱処理を行うことにより、凹溝１１内表面にゲート酸
化膜４を形成する。そして、全面にポリシリコンを堆積
して凹溝内にポリシリコンを埋め込む。その後、ＲＩＥ
法によりエッチバックを行い、凹溝１１以外の表面に堆
積したポリシリコン膜をエッチング除去する。この際、
凹溝１１内以外のポリシリコン膜が全てエッチングされ
ると酸化膜１２が露出し、エッチングが停止される。一
方、凹溝１１内のゲート電極５とするポリシリコンは、
エッチングされつづけるため、凹溝１１内のポリシリコ
ン膜のみがさらに掘り込まれる。この掘り込み深さが半
導体層の表面から０.１〜０.３μｍ程度になるまでエッ
チングをする。この半導体層の表面より深くまでエッチ
ングするのは、セルフアライメントによりゲート電極５
上に絶縁膜を形成するためである。
【００２８】その後、表面の酸化膜１２をエッチングに
より除去し、ボロンなどのｐ形不純物を拡散しｐ形のチ
ャネル拡散領域２を形成し、ついで、リンなどのｎ形不
純物を拡散してｎ+形のソース領域３を形成する。この
チャネル拡散領域２の深さは、表面から０.７〜１μｍ
程度になるように、また、ソース領域３は０.３〜０.５
μｍ程度になるようにそれぞれの拡散がなされる。
より除去し、ボロンなどのｐ形不純物を拡散しｐ形のチ
ャネル拡散領域２を形成し、ついで、リンなどのｎ形不
純物を拡散してｎ+形のソース領域３を形成する。この
チャネル拡散領域２の深さは、表面から０.７〜１μｍ
程度になるように、また、ソース領域３は０.３〜０.５
μｍ程度になるようにそれぞれの拡散がなされる。
【００２９】ついで、水蒸気の雰囲気で、９００℃程
度、３０分程度の熱処理をすることにより、単結晶シリ
コンは殆ど酸化しないのに対して、ポリシリコンは酸化
しやすいため、ゲート電極５の表面のみの酸化が進み、
図２（ｃ）に示されるように、凹溝１１内の掘り込んだ
部分に酸化膜６が形成される。
度、３０分程度の熱処理をすることにより、単結晶シリ
コンは殆ど酸化しないのに対して、ポリシリコンは酸化
しやすいため、ゲート電極５の表面のみの酸化が進み、
図２（ｃ）に示されるように、凹溝１１内の掘り込んだ
部分に酸化膜６が形成される。
【００３０】ついで、全面の表面から、ＲＩＥ法により
エッチバックをすることにより、表面の酸化膜１２およ
びゲート電極５上の絶縁膜６をエッチングし、ソース領
域３を露出させる。その結果、露出したソース領域３の
表面とゲート電極５上の絶縁膜６の表面がほぼ平坦面に
形成される。そして、たとえばスパッタリング法により
Ａｌを３μｍ程度の厚さに全面に堆積することにより、
図３（ｄ）に示されるように、ソース電極７を形成す
る。
エッチバックをすることにより、表面の酸化膜１２およ
びゲート電極５上の絶縁膜６をエッチングし、ソース領
域３を露出させる。その結果、露出したソース領域３の
表面とゲート電極５上の絶縁膜６の表面がほぼ平坦面に
形成される。そして、たとえばスパッタリング法により
Ａｌを３μｍ程度の厚さに全面に堆積することにより、
図３（ｄ）に示されるように、ソース電極７を形成す
る。
【００３１】ついで、チッ素（Ｎ2）雰囲気で、４００
℃程度、３０分程度の熱処理を行うことにより、ソース
電極７の金属材料が、図３（ｅ）に示されるように、半
導体層のＳｉと合金化し、ソース領域３およびチャネル
拡散領域２内にスパイクして、合金層７ａを形成する。
この場合、前述のように、この熱処理の温度および時間
により、スパイクの深さが変るため、チャネル拡散領域
２内に入り込んでオーミックコンタクトが得られると共
に、チャネル拡散領域２を突き抜けて半導体層１に達し
ないように熱処理の条件を制御する必要がある。なお、
横方向には絶縁膜６によりスパイクは進まない。その
後、半導体基板１ａの裏面に、Ｔｉなどの金属をスパッ
タリングなどにより２μｍ程度成膜して、ドレイン電極
８を形成することにより、図１（ａ）に示されるトレン
チ構造のＭＯＳＦＥＴが得られる。
℃程度、３０分程度の熱処理を行うことにより、ソース
電極７の金属材料が、図３（ｅ）に示されるように、半
導体層のＳｉと合金化し、ソース領域３およびチャネル
拡散領域２内にスパイクして、合金層７ａを形成する。
この場合、前述のように、この熱処理の温度および時間
により、スパイクの深さが変るため、チャネル拡散領域
２内に入り込んでオーミックコンタクトが得られると共
に、チャネル拡散領域２を突き抜けて半導体層１に達し
ないように熱処理の条件を制御する必要がある。なお、
横方向には絶縁膜６によりスパイクは進まない。その
後、半導体基板１ａの裏面に、Ｔｉなどの金属をスパッ
タリングなどにより２μｍ程度成膜して、ドレイン電極
８を形成することにより、図１（ａ）に示されるトレン
チ構造のＭＯＳＦＥＴが得られる。
【００３２】なお、図２に示される例では、凹溝１１を
形成してゲート酸化膜４およびゲート電極５を形成して
から、チャネル拡散領域２およびソース領域３用の拡散
をしたが、半導体層１をエピタキシャル成長した後に、
全面にチャネル拡散領域２およびソース領域３を形成し
てから、凹溝１１を形成して、ゲート電極５などを形成
してもよいし、図３（ｄ）工程のソース電極７形成前に
チャネル拡散領域２およびソース領域３を形成してもよ
い。
形成してゲート酸化膜４およびゲート電極５を形成して
から、チャネル拡散領域２およびソース領域３用の拡散
をしたが、半導体層１をエピタキシャル成長した後に、
全面にチャネル拡散領域２およびソース領域３を形成し
てから、凹溝１１を形成して、ゲート電極５などを形成
してもよいし、図３（ｄ）工程のソース電極７形成前に
チャネル拡散領域２およびソース領域３を形成してもよ
い。
【００３３】図４は、さらに別の製法を示す同様の断面
説明図である。この例は、ゲート電極以外の部分にチッ
化シリコンなどの酸化防止膜を設けて酸化させることに
より、ゲート電極表面の絶縁膜を厚くするものである。
説明図である。この例は、ゲート電極以外の部分にチッ
化シリコンなどの酸化防止膜を設けて酸化させることに
より、ゲート電極表面の絶縁膜を厚くするものである。
【００３４】まず、図４（ａ）に示されるように、前述
の例と同様にｎ+形半導体基板１ａ上にｎ形半導体層１
を５μｍ程度エピタキシャル成長し、その表面を酸化す
ることなどによりＳｉＯ2膜１２を０.０２μｍ程度、さ
らに酸化防止膜としての、たとえばＳｉ3Ｎ4膜１３を減
圧ＣＶＤ法などを用いて０.２μｍ程度順次成膜し、パ
ターニングすることにより、ゲート電極の形成場所を格
子状に露出させる。そして、ＲＩＥなどのドライエッチ
ングにより１.５μｍ程度の深さの凹溝１１を形成す
る。ＳｉＯ2膜１２は、応力緩和などのため設けられ
る。
の例と同様にｎ+形半導体基板１ａ上にｎ形半導体層１
を５μｍ程度エピタキシャル成長し、その表面を酸化す
ることなどによりＳｉＯ2膜１２を０.０２μｍ程度、さ
らに酸化防止膜としての、たとえばＳｉ3Ｎ4膜１３を減
圧ＣＶＤ法などを用いて０.２μｍ程度順次成膜し、パ
ターニングすることにより、ゲート電極の形成場所を格
子状に露出させる。そして、ＲＩＥなどのドライエッチ
ングにより１.５μｍ程度の深さの凹溝１１を形成す
る。ＳｉＯ2膜１２は、応力緩和などのため設けられ
る。
【００３５】その後、前述の図２（ｂ）と同様に、凹溝
１１内表面にゲート酸化膜４を形成し、全面にポリシリ
コンを堆積してＲＩＥ法によりエッチバックを行い、凹
溝内にポリシリコンを埋め込み、ゲート電極５を形成す
る（図４（ｂ））。
１１内表面にゲート酸化膜４を形成し、全面にポリシリ
コンを堆積してＲＩＥ法によりエッチバックを行い、凹
溝内にポリシリコンを埋め込み、ゲート電極５を形成す
る（図４（ｂ））。
【００３６】ついで、水蒸気の雰囲気で、９００℃程
度、３０分程度の熱処理をすることにより、Ｓｉ3Ｎ4膜
１３の下は酸化せず、露出するポリシリコンの表面が酸
化して、図４（ｃ）に示されるように、ゲート電極５の
表面に厚い酸化膜６が形成される。
度、３０分程度の熱処理をすることにより、Ｓｉ3Ｎ4膜
１３の下は酸化せず、露出するポリシリコンの表面が酸
化して、図４（ｃ）に示されるように、ゲート電極５の
表面に厚い酸化膜６が形成される。
【００３７】ついで、Ｓｉ3Ｎ4膜１３およびＳｉＯ2膜
１２をそれぞれエッチングにより除去することにより、
図４（ｄ）に示されるように、ゲート電極５上に厚い酸
化膜６が形成され、その周囲の半導体層１を露出させた
構造が得られる。その後、ボロンなどのｐ形不純物を拡
散しｐ形のチャネル拡散領域２を形成し、ついで、リン
などのｎ形不純物を拡散してｎ+形のソース領域３を形
成し、たとえばスパッタリング法によりＡｌを３μｍ程
度の厚さに全面に堆積することにより、ソース電極７が
形成され、図３（ｄ）に示されるのと同様の構造にな
る。その後は、前述と同様にＡｌをスパイクさせること
により、図１に示される構造と同様の半導体装置が得ら
れる。
１２をそれぞれエッチングにより除去することにより、
図４（ｄ）に示されるように、ゲート電極５上に厚い酸
化膜６が形成され、その周囲の半導体層１を露出させた
構造が得られる。その後、ボロンなどのｐ形不純物を拡
散しｐ形のチャネル拡散領域２を形成し、ついで、リン
などのｎ形不純物を拡散してｎ+形のソース領域３を形
成し、たとえばスパッタリング法によりＡｌを３μｍ程
度の厚さに全面に堆積することにより、ソース電極７が
形成され、図３（ｄ）に示されるのと同様の構造にな
る。その後は、前述と同様にＡｌをスパイクさせること
により、図１に示される構造と同様の半導体装置が得ら
れる。
【００３８】この方法を用いることにより、ＲＩＥなど
によるエッチバックをしなくても、ゲート電極表面に厚
い酸化膜を形成しながら、セルフアライン方式でソース
電極のコンタクトを形成することができる。その結果、
半導体層にダメージを与えることなく、ゲート幅を大き
くして小さなオン抵抗で、大電流化が可能な半導体装置
が得られる。
によるエッチバックをしなくても、ゲート電極表面に厚
い酸化膜を形成しながら、セルフアライン方式でソース
電極のコンタクトを形成することができる。その結果、
半導体層にダメージを与えることなく、ゲート幅を大き
くして小さなオン抵抗で、大電流化が可能な半導体装置
が得られる。
【００３９】前述の例は、半導体基板１ａおよび成長す
る半導体層としてシリコンを用いたが、ＳｉＣを用いる
ことにより、より一層直列抵抗を下げることができ、オ
ン抵抗を下げることができるため、大電流化に適してい
る。
る半導体層としてシリコンを用いたが、ＳｉＣを用いる
ことにより、より一層直列抵抗を下げることができ、オ
ン抵抗を下げることができるため、大電流化に適してい
る。
【００４０】さらに、前述の例は、縦型ＭＯＳＦＥＴの
例であったが、この縦型ＭＯＳＦＥＴにさらにバイポー
ラトランジスタが作り込まれる絶縁ゲート型バイポーラ
トランジスタ（ＩＧＢＴ）でも同様である。
例であったが、この縦型ＭＯＳＦＥＴにさらにバイポー
ラトランジスタが作り込まれる絶縁ゲート型バイポーラ
トランジスタ（ＩＧＢＴ）でも同様である。
【００４１】
【発明の効果】本発明によれば、トレンチ構造のＭＯＳ
ＦＥＴを、トレンチ（凹溝）を形成する際にマスクを形
成するだけで、後はマスクを形成することなく、セルフ
アライメントでチャネル拡散領域、ソース領域、ソース
電極のソース領域とチャネル拡散領域へのオーミックコ
ンタクトを得ることができるため、製造工程が非常に簡
単であると共に、マスクアライメントのマージンが不要
となり、トレンチを形成するマスク精度までトランジス
タセルを小形化することができる。その結果、単位面積
当りのトランジスタセルの数を非常に増やすことがで
き、オン抵抗を下げて大電流化が可能となり、パワー用
ゲート駆動型トランジスタの性能の向上を図ることがで
きる。
ＦＥＴを、トレンチ（凹溝）を形成する際にマスクを形
成するだけで、後はマスクを形成することなく、セルフ
アライメントでチャネル拡散領域、ソース領域、ソース
電極のソース領域とチャネル拡散領域へのオーミックコ
ンタクトを得ることができるため、製造工程が非常に簡
単であると共に、マスクアライメントのマージンが不要
となり、トレンチを形成するマスク精度までトランジス
タセルを小形化することができる。その結果、単位面積
当りのトランジスタセルの数を非常に増やすことがで
き、オン抵抗を下げて大電流化が可能となり、パワー用
ゲート駆動型トランジスタの性能の向上を図ることがで
きる。
【図１】本発明による半導体装置の一実施形態を示す断
面および平面の説明図である。
面および平面の説明図である。
【図２】図１に示されるＭＯＳＦＥＴの製造工程を示す
断面説明図である。
断面説明図である。
【図３】図１に示されるＭＯＳＦＥＴの製造工程を示す
断面説明図である。
断面説明図である。
【図４】図１に示されるＭＯＳＦＥＴの他の製法の製造
工程を示す断面説明図である。
工程を示す断面説明図である。
【図５】従来のトレンチ構造によるＭＯＳＦＥＴの構造
を示す断面説明図である。
を示す断面説明図である。
１ 半導体層 ２ チャネル拡散領域 ３ ソース領域 ４ ゲート酸化膜 ５ ゲート電極 ７ ソース電極 ７ａ 合金層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６５８Ｇ 29/50 Ｕ
Claims (5)
- 【請求項１】 第１導電形の半導体層に形成される凹溝
と、該凹溝内表面に形成されるゲート酸化膜と、前記凹
溝内に埋め込まれるゲート電極と、該ゲート電極周囲の
前記半導体層表面に形成される第２導電形のチャネル拡
散領域と、該チャネル拡散領域の表面にさらに形成され
る第１導電形のソース領域と、前記ゲート電極の表面側
に該ゲート電極の酸化により厚く形成される絶縁膜と、
該絶縁膜表面および前記ソース領域表面に直接設けられ
る金属膜からなるソース電極と、該ソース電極の金属が
前記ソース領域およびチャネル拡散領域にスパイクする
ことにより形成される合金層と、前記半導体層に電気的
に接続して設けられるドレイン電極とを有する半導体装
置。 - 【請求項２】 前記ゲート電極の表面側が前記半導体層
表面より深く掘り込まれ、該ゲート電極の表面に、該ゲ
ート電極の酸化により絶縁膜が形成され、該絶縁膜の表
面が前記ソース領域の表面とほぼ近い面になるように前
記ゲート電極および前記絶縁膜が形成されてなる請求項
１記載の半導体装置。 - 【請求項３】 （ａ）ドレイン領域とする第１導電形の
半導体層に凹溝を形成する工程と、（ｂ）該凹溝内にゲ
ート酸化膜およびゲート電極を形成する工程と、（ｃ）
いずれかの工程で前記半導体層に第２導電形不純物およ
び第１導電形不純物を順次拡散することにより、前記ゲ
ート電極周囲にチャネル拡散領域およびソース領域を縦
方向に形成する工程と、（ｄ）前記ゲート電極の表面を
酸化して厚い絶縁膜を形成すると共に、前記ソース領域
を露出させる工程と、（ｅ）該露出したソース領域表面
および前記ゲート電極上に形成した絶縁膜の表面に金属
膜からなるソース電極を形成する工程と、（ｆ）熱処理
を施し、前記ソース電極の金属膜を前記ソース領域およ
びチャネル拡散領域にスパイクさせることにより、前記
ソース電極が該ソース領域およびチャネル拡散領域とそ
れぞれオーミックコンタクトする合金層を形成する工程
と、（ｇ）前記半導体層と電気的に接続してドレイン電
極を形成する工程とを有する半導体装置の製法。 - 【請求項４】 前記ゲート電極の表面側に絶縁膜を形成
する前に、エッチングによりゲート電極表面を前記半導
体層表面より深く掘り込み、前記（ｄ）工程により形成
する絶縁膜の表面と該（ｄ）工程により露出させる前記
ソース領域とがほぼ同一面になるように前記絶縁膜を形
成する請求項３記載の製法。 - 【請求項５】 前記ゲート電極の表面側に絶縁膜を形成
する前に、該ゲート電極周囲の半導体層表面に酸化防止
膜を形成し、ゲート電極表面のみを酸化させる請求項３
記載の製法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001118455A JP4970660B2 (ja) | 2001-04-17 | 2001-04-17 | 半導体装置およびその製法 |
| US10/106,690 US6649973B2 (en) | 2001-03-28 | 2002-03-27 | Semiconductor device and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001118455A JP4970660B2 (ja) | 2001-04-17 | 2001-04-17 | 半導体装置およびその製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002314078A true JP2002314078A (ja) | 2002-10-25 |
| JP4970660B2 JP4970660B2 (ja) | 2012-07-11 |
Family
ID=18968841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001118455A Expired - Lifetime JP4970660B2 (ja) | 2001-03-28 | 2001-04-17 | 半導体装置およびその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4970660B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006229181A (ja) * | 2005-01-19 | 2006-08-31 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| CN105977157A (zh) * | 2016-07-25 | 2016-09-28 | 吉林华微电子股份有限公司 | 一种igbt器件的制造方法及其器件 |
| CN106098561A (zh) * | 2016-07-25 | 2016-11-09 | 吉林华微电子股份有限公司 | 一种mosfet器件的制造方法及其器件 |
| CN117116786A (zh) * | 2023-10-20 | 2023-11-24 | 粤芯半导体技术股份有限公司 | 一种igbt薄片晶圆的背面金属化的制备方法 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58138076A (ja) * | 1982-01-04 | 1983-08-16 | ゼネラル・エレクトリツク・カンパニイ | ソ−ス・ベ−ス間短絡部を有する電力用ｍｏｓ−ｆｅｔおよびその製造方法 |
| JPS644074A (en) * | 1987-06-26 | 1989-01-09 | Hitachi Ltd | Semiconductor device |
| JPH01235277A (ja) * | 1988-03-15 | 1989-09-20 | Nec Corp | 縦型電界効果トランジスタ |
| JPH02309678A (ja) * | 1989-05-24 | 1990-12-25 | Fuji Electric Co Ltd | 絶縁ゲート電界効果型トランジスタの製造方法 |
| JPH0823093A (ja) * | 1994-07-08 | 1996-01-23 | Nissan Motor Co Ltd | 半導体装置およびその製造方法 |
| JP2001015743A (ja) * | 1999-06-30 | 2001-01-19 | Toshiba Corp | 半導体装置及びその製造方法 |
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-
2001
- 2001-04-17 JP JP2001118455A patent/JP4970660B2/ja not_active Expired - Lifetime
Patent Citations (7)
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| CN117116786A (zh) * | 2023-10-20 | 2023-11-24 | 粤芯半导体技术股份有限公司 | 一种igbt薄片晶圆的背面金属化的制备方法 |
| CN117116786B (zh) * | 2023-10-20 | 2024-03-01 | 粤芯半导体技术股份有限公司 | 一种igbt薄片晶圆的背面金属化的制备方法 |
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| JP4970660B2 (ja) | 2012-07-11 |
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