JP2001203353A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2001203353A JP2001203353A JP2000014140A JP2000014140A JP2001203353A JP 2001203353 A JP2001203353 A JP 2001203353A JP 2000014140 A JP2000014140 A JP 2000014140A JP 2000014140 A JP2000014140 A JP 2000014140A JP 2001203353 A JP2001203353 A JP 2001203353A
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Abstract
(57)【要約】
【課題】 縦型電界効果トランジスタのソース層、高濃
度ベース層を形成するためのマスク工程を削減し、かつ
製造工程の簡略化を実現した半導体装置の製造方法を提
供する。 【解決手段】 一導電型の半導体基板１の表面に凹溝５
を形成し、かつ前記凹溝の内面にゲート酸化膜６を形成
するとともに、前記凹溝５内に導電材料を埋設して溝型
ゲート電極７を形成し、前記半導体基板１の表面に逆導
電型の不純物を導入して逆導電型ベース層８を形成し、
前記逆導電型ベース層８の表面に一導電型の不純物を導
入して一導電型ソース層９を形成し、前記一導電型ソー
ス層９にマスクを用いて選択的に逆導電型の不純物を前
記ソース層９の不純物濃度よりも高濃度に導入して高濃
度逆導電型ベース層１１を形成する工程を含む。高濃度
逆導電型ベース層１１は、一導電型ソース層９の一部を
反転して形成されるため、ソース層９を形成するための
マスクが不要になる。
度ベース層を形成するためのマスク工程を削減し、かつ
製造工程の簡略化を実現した半導体装置の製造方法を提
供する。 【解決手段】 一導電型の半導体基板１の表面に凹溝５
を形成し、かつ前記凹溝の内面にゲート酸化膜６を形成
するとともに、前記凹溝５内に導電材料を埋設して溝型
ゲート電極７を形成し、前記半導体基板１の表面に逆導
電型の不純物を導入して逆導電型ベース層８を形成し、
前記逆導電型ベース層８の表面に一導電型の不純物を導
入して一導電型ソース層９を形成し、前記一導電型ソー
ス層９にマスクを用いて選択的に逆導電型の不純物を前
記ソース層９の不純物濃度よりも高濃度に導入して高濃
度逆導電型ベース層１１を形成する工程を含む。高濃度
逆導電型ベース層１１は、一導電型ソース層９の一部を
反転して形成されるため、ソース層９を形成するための
マスクが不要になる。
Description
【０００１】
【発明の属する技術分野】本発明は縦型ＭＯＳ電界効果
トランジスタ（以下、縦型トランジスタと称する）の製
造方法に関し、特に縦型トランジスタの製造工程で必要
とされるフォトレジスト工程を削減し、製造工数の削減
を図った製造方法に関する。
トランジスタ（以下、縦型トランジスタと称する）の製
造方法に関し、特に縦型トランジスタの製造工程で必要
とされるフォトレジスト工程を削減し、製造工数の削減
を図った製造方法に関する。
【０００２】
【従来の技術】従来の縦型トランジスタの製造方法の一
例を図 を参照して説明する。先ず、図５（ａ）のよう
に、高濃度のＮ+ 型半導体層（ドレイン領域）１０２上
にＮ-型エピタキシャル層１０３を有する半導体基板１
０１の表面にＰ型ベース層１０８を形成する。そして、
前記半導体基板１０１の表面に、図外の第１フォトレジ
ストマスクを用いて前記Ｎ型エピタキシャル層１０３に
まで達する凹溝１０５を形成し、その凹溝１０５の内面
にゲート酸化膜１０６を形成し、さらに前記凹溝１０５
内に多結晶シリコン等の導電材料を埋め込んで溝型ゲー
ト電極１０７を形成する。次いで、図５（ｂ）のよう
に、前記半導体基板１０１の表面に、高濃度Ｐ型ベース
層を形成する領域を開口した第２フォトレジストマスク
１２１を形成し、前記第２フォトレジストマスク１２１
を用いてＰ型不純物を高濃度に導入し、図５（ｃ）のよ
うに、前記Ｐ型ベース層１０８に選択的に高濃度のＰ+
型ベース層１１１を形成する。
例を図 を参照して説明する。先ず、図５（ａ）のよう
に、高濃度のＮ+ 型半導体層（ドレイン領域）１０２上
にＮ-型エピタキシャル層１０３を有する半導体基板１
０１の表面にＰ型ベース層１０８を形成する。そして、
前記半導体基板１０１の表面に、図外の第１フォトレジ
ストマスクを用いて前記Ｎ型エピタキシャル層１０３に
まで達する凹溝１０５を形成し、その凹溝１０５の内面
にゲート酸化膜１０６を形成し、さらに前記凹溝１０５
内に多結晶シリコン等の導電材料を埋め込んで溝型ゲー
ト電極１０７を形成する。次いで、図５（ｂ）のよう
に、前記半導体基板１０１の表面に、高濃度Ｐ型ベース
層を形成する領域を開口した第２フォトレジストマスク
１２１を形成し、前記第２フォトレジストマスク１２１
を用いてＰ型不純物を高濃度に導入し、図５（ｃ）のよ
うに、前記Ｐ型ベース層１０８に選択的に高濃度のＰ+
型ベース層１１１を形成する。
【０００３】次いで、図６（ａ）のように、前記第２フ
ォトレジストマスク１２１と逆パターンの第３フォトレ
ジストマスク１２２を形成し、前記Ｐ+ 型ベース層１１
１をマスクした上で、前記Ｐ型ベース層１０８にＮ型不
純物を高濃度に導入し、図６（ｂ）のように、Ｎ型ソー
ス層１０９を形成する。しかる後、図６（ｃ）のよう
に、前記第３フォトレジストマスク１２２を除去し、層
間絶縁膜１１２を形成し、さらに前記層間絶縁膜１１２
に図外の第４フォトレジストマスクを用いてコンタクト
ホール１１３を開口した上で、アルミニウム配線を所要
のパターンに形成してソース電極１１４を形成し、また
半導体基板１０１の裏面にドレイン電極１０５を形成す
ることで、縦型トランジスタが形成される。
ォトレジストマスク１２１と逆パターンの第３フォトレ
ジストマスク１２２を形成し、前記Ｐ+ 型ベース層１１
１をマスクした上で、前記Ｐ型ベース層１０８にＮ型不
純物を高濃度に導入し、図６（ｂ）のように、Ｎ型ソー
ス層１０９を形成する。しかる後、図６（ｃ）のよう
に、前記第３フォトレジストマスク１２２を除去し、層
間絶縁膜１１２を形成し、さらに前記層間絶縁膜１１２
に図外の第４フォトレジストマスクを用いてコンタクト
ホール１１３を開口した上で、アルミニウム配線を所要
のパターンに形成してソース電極１１４を形成し、また
半導体基板１０１の裏面にドレイン電極１０５を形成す
ることで、縦型トランジスタが形成される。
【０００４】このような従来の縦型トランジスタの製造
方法では、高濃度のＰ+ 型ベース層１１１を形成する際
に第２フォトレジストマスク１２１が必要であり、Ｎ型
ソース層１０９を形成する際に第３フォトレジストマス
ク１２２が必要であるため、結果として、溝型ゲート電
極１０７を形成する際の第１フォトレジストマスクと、
層間絶縁膜１１２のコンタクトホール１１３を形成する
際の第４フォトレジストマスクを加えると、４回のフォ
トレジストマスクの成形工程が必要となり、製造工程が
複雑化するという問題がある。
方法では、高濃度のＰ+ 型ベース層１１１を形成する際
に第２フォトレジストマスク１２１が必要であり、Ｎ型
ソース層１０９を形成する際に第３フォトレジストマス
ク１２２が必要であるため、結果として、溝型ゲート電
極１０７を形成する際の第１フォトレジストマスクと、
層間絶縁膜１１２のコンタクトホール１１３を形成する
際の第４フォトレジストマスクを加えると、４回のフォ
トレジストマスクの成形工程が必要となり、製造工程が
複雑化するという問題がある。
【０００５】このような問題に対し、特開平９−１１５
９２３号公報には、詳細は省略するが、Ｎ+ 半導体層上
にＮ- エピタキシャル層を有する半導体基板のトランジ
スタの形成領域に、Ｐ型ベース層Ｎ型ソース層を形成し
た後に、当該Ｎ型ソース層よりも高い不純物濃度で当該
Ｎ型ソース層の一部にＰ型不純物を選択的に導入するこ
とで、当該Ｎ型ソース層の当該一部を反転させ、高濃度
Ｐ型ベース層を形成する技術が記載されている。この公
報に記載の技術によれば、Ｎ型ソース層はトランジスタ
形成領域の全面に形成すればよいため、Ｎ型ソース層を
形成するためのマスク、前記した例の場合には第３フォ
トレジストマスクを省略することが可能になるとも考え
られる。
９２３号公報には、詳細は省略するが、Ｎ+ 半導体層上
にＮ- エピタキシャル層を有する半導体基板のトランジ
スタの形成領域に、Ｐ型ベース層Ｎ型ソース層を形成し
た後に、当該Ｎ型ソース層よりも高い不純物濃度で当該
Ｎ型ソース層の一部にＰ型不純物を選択的に導入するこ
とで、当該Ｎ型ソース層の当該一部を反転させ、高濃度
Ｐ型ベース層を形成する技術が記載されている。この公
報に記載の技術によれば、Ｎ型ソース層はトランジスタ
形成領域の全面に形成すればよいため、Ｎ型ソース層を
形成するためのマスク、前記した例の場合には第３フォ
トレジストマスクを省略することが可能になるとも考え
られる。
【０００６】
【発明が解決しようとする課題】しかしながら、実際に
前記公報に記載されている技術では、半導体基板の表面
上にゲート電極が形成された縦型トランジスタに関する
ものであり、この例ではゲート電極を形成するためのマ
スクを利用してＮ型ソース層を形成しているため、その
際のイオン注入時には斜め方向からのイオン注入が必要
とされており、イオン注入工程が複雑なものとなる。ま
た、前記公報には、図７に示すように、Ｎ+ 型層２０
２、Ｎ- 型エピタキシャル層２０３を有する半導体基板
２０１の表面に設けた凹部２０４内にゲート酸化膜２０
５とゲート電極２０６を形成し、さらに半導体基板２０
１の表面にＰ型ベース層２０７、Ｐ+ 型ベース層２０
８、Ｎ型ソース層２０９を有する溝型ゲート電極を形成
した縦型トランジスタが記載されている。なお、２１
０，２１１はシリコン酸化膜、２１２はソース電極、２
１３はドレイン電極である。しかしながら、前記公報に
はかかる構成を製造する技術については特に明記されて
おらず、Ｎ型ソース層２０９をマスクを用いることなく
製造しているか否かは明らかではない。むしろ、図７に
示したように溝型のゲート電極２０６上に選択形成され
たシリコン酸化膜２１０が存在していることをみると、
当該シリコン酸化膜２１０をＮ型ソース層２０９を形成
する際のマスクとして用いていると推測でき、しかもそ
の後に高濃度のＰ+ 型ベース層２０８を形成するために
別のシリコン酸化膜２１１をマスクとして用いているこ
とから、マスク工程が低減されているとは言えないもの
となっている。
前記公報に記載されている技術では、半導体基板の表面
上にゲート電極が形成された縦型トランジスタに関する
ものであり、この例ではゲート電極を形成するためのマ
スクを利用してＮ型ソース層を形成しているため、その
際のイオン注入時には斜め方向からのイオン注入が必要
とされており、イオン注入工程が複雑なものとなる。ま
た、前記公報には、図７に示すように、Ｎ+ 型層２０
２、Ｎ- 型エピタキシャル層２０３を有する半導体基板
２０１の表面に設けた凹部２０４内にゲート酸化膜２０
５とゲート電極２０６を形成し、さらに半導体基板２０
１の表面にＰ型ベース層２０７、Ｐ+ 型ベース層２０
８、Ｎ型ソース層２０９を有する溝型ゲート電極を形成
した縦型トランジスタが記載されている。なお、２１
０，２１１はシリコン酸化膜、２１２はソース電極、２
１３はドレイン電極である。しかしながら、前記公報に
はかかる構成を製造する技術については特に明記されて
おらず、Ｎ型ソース層２０９をマスクを用いることなく
製造しているか否かは明らかではない。むしろ、図７に
示したように溝型のゲート電極２０６上に選択形成され
たシリコン酸化膜２１０が存在していることをみると、
当該シリコン酸化膜２１０をＮ型ソース層２０９を形成
する際のマスクとして用いていると推測でき、しかもそ
の後に高濃度のＰ+ 型ベース層２０８を形成するために
別のシリコン酸化膜２１１をマスクとして用いているこ
とから、マスク工程が低減されているとは言えないもの
となっている。
【０００７】本発明の目的は、縦型トランジスタにおけ
るマスク製造工程としてのフォトレジスト工程を削減
し、製造工程の簡略化を実現した半導体装置の製造方法
を提供することにある。
るマスク製造工程としてのフォトレジスト工程を削減
し、製造工程の簡略化を実現した半導体装置の製造方法
を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置の第
１の製造方法は、一導電型の半導体基板の表面に凹溝を
形成する工程と、前記凹溝の内面にゲート酸化膜を形成
するとともに、前記凹溝内に導電材料を埋設してゲート
電極を形成する工程と、前記半導体基板の表面に逆導電
型の不純物を導入して逆導電型ベース層を形成する工程
と、前記逆導電型ベース層の表面に一導電型の不純物を
導入して一導電型ソース層を形成する工程と、前記一導
電型ソース層にマスクを用いて選択的に逆導電型の不純
物を前記一導電型ソース層の不純物濃度よりも高濃度に
導入して高濃度逆導電型ベース層を形成する工程とを含
んで一導電チャネル型の縦型トランジスタを製造するこ
とを特徴とする。
１の製造方法は、一導電型の半導体基板の表面に凹溝を
形成する工程と、前記凹溝の内面にゲート酸化膜を形成
するとともに、前記凹溝内に導電材料を埋設してゲート
電極を形成する工程と、前記半導体基板の表面に逆導電
型の不純物を導入して逆導電型ベース層を形成する工程
と、前記逆導電型ベース層の表面に一導電型の不純物を
導入して一導電型ソース層を形成する工程と、前記一導
電型ソース層にマスクを用いて選択的に逆導電型の不純
物を前記一導電型ソース層の不純物濃度よりも高濃度に
導入して高濃度逆導電型ベース層を形成する工程とを含
んで一導電チャネル型の縦型トランジスタを製造するこ
とを特徴とする。
【０００９】あるいは、本発明の第２の製造方法は、一
導電型の半導体基板の表面に凹溝を形成する工程と、前
記凹溝の内面にゲート酸化膜を形成するとともに、前記
凹溝内に導電材料を埋設してゲート電極を形成する工程
と、前記半導体基板の表面に逆導電型の不純物を導入し
て逆導電型ベース層を形成する工程と、前記逆導電型ベ
ース層の表面にマスクを用いて選択的に逆導電型の不純
物を導入して高濃度逆導電型ベース層を形成する工程
と、前記逆導電型ベース層及び前記高濃度逆導電型ベー
ス層を含む表面に一導電型の不純物を前記高濃度逆導電
型ベース層の不純物濃度よりも低濃度に導入して前記高
濃度逆導電型ベース層以外の前記逆導電型ベース層の表
面に一導電型ソース層を形成する工程とを含んで一導電
チャネル型の縦型トランジスタを製造する。
導電型の半導体基板の表面に凹溝を形成する工程と、前
記凹溝の内面にゲート酸化膜を形成するとともに、前記
凹溝内に導電材料を埋設してゲート電極を形成する工程
と、前記半導体基板の表面に逆導電型の不純物を導入し
て逆導電型ベース層を形成する工程と、前記逆導電型ベ
ース層の表面にマスクを用いて選択的に逆導電型の不純
物を導入して高濃度逆導電型ベース層を形成する工程
と、前記逆導電型ベース層及び前記高濃度逆導電型ベー
ス層を含む表面に一導電型の不純物を前記高濃度逆導電
型ベース層の不純物濃度よりも低濃度に導入して前記高
濃度逆導電型ベース層以外の前記逆導電型ベース層の表
面に一導電型ソース層を形成する工程とを含んで一導電
チャネル型の縦型トランジスタを製造する。
【００１０】ここで、前記第１及び第２の各製造方法に
より形成された縦型電界効果トランジスタの表面に層間
絶縁膜を形成する工程と、前記層間絶縁膜を前記高濃度
逆導電型ベース層よりも広い領域を開口してコンタクト
ホールを開口する工程と、前記コンタクトホールを含む
前記層間絶縁膜上に金属配線を形成する工程とを含んで
本発明の縦型トランジスタが完成される。また、本発明
の第１の製造方法において、前記高濃度逆導電型ベース
層を形成する際のマスクとして前記半導体基板の表面上
に選択的に開口が設けられた層間絶縁膜を用い、前記高
濃度逆導電型ベース層を形成した後に前記層間絶縁膜の
開口を拡大エッチングしてコンタクトホールを形成する
工程と、前記コンタクトホールを含む前記層間絶縁膜上
に金属配線を形成する工程とを含んでもよい。
より形成された縦型電界効果トランジスタの表面に層間
絶縁膜を形成する工程と、前記層間絶縁膜を前記高濃度
逆導電型ベース層よりも広い領域を開口してコンタクト
ホールを開口する工程と、前記コンタクトホールを含む
前記層間絶縁膜上に金属配線を形成する工程とを含んで
本発明の縦型トランジスタが完成される。また、本発明
の第１の製造方法において、前記高濃度逆導電型ベース
層を形成する際のマスクとして前記半導体基板の表面上
に選択的に開口が設けられた層間絶縁膜を用い、前記高
濃度逆導電型ベース層を形成した後に前記層間絶縁膜の
開口を拡大エッチングしてコンタクトホールを形成する
工程と、前記コンタクトホールを含む前記層間絶縁膜上
に金属配線を形成する工程とを含んでもよい。
【００１１】本発明によれば、半導体基板に溝型ゲート
電極を形成した後に、トランジスタ領域の全面にソース
層を形成し、高濃度ベース層をマスクを用いて選択的に
形成しているので、あるいはこの逆の順序で形成してい
るので、ソース層を形成する際のマスクが不要になり、
マスク工程が削減できるとともに、ソース層を形成する
際の不純物の導入工程が容易化できる。また、この場
合、高濃度ベース層の不純物の導入濃度は、ソース層の
不純物の導入濃度よりも高濃度であるので、先に一導電
型のソース層が形成されている領域でも、これを反転し
て逆導電型の高濃度のベース層の形成が可能になる。
電極を形成した後に、トランジスタ領域の全面にソース
層を形成し、高濃度ベース層をマスクを用いて選択的に
形成しているので、あるいはこの逆の順序で形成してい
るので、ソース層を形成する際のマスクが不要になり、
マスク工程が削減できるとともに、ソース層を形成する
際の不純物の導入工程が容易化できる。また、この場
合、高濃度ベース層の不純物の導入濃度は、ソース層の
不純物の導入濃度よりも高濃度であるので、先に一導電
型のソース層が形成されている領域でも、これを反転し
て逆導電型の高濃度のベース層の形成が可能になる。
【００１２】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１ないし図３は本発明の縦型トラ
ンジスタの製造方法を工程順に示す断面図である。先
ず、図１（ａ）のように、高濃度のＮ+ 型半導体層２上
にＮ- 型エピタキシャル層３を有する半導体基板１を用
いる。この半導体基板１の表面上に、図１（ｂ）のよう
に、フォトリゾグラフィ技術を用いて第１フォトレジス
トマスク４を形成し、図１（ｃ）のように、前記半導体
基板１の表面を選択的にエッチングして１〜３μｍの深
さの凹溝５を形成する。
参照して説明する。図１ないし図３は本発明の縦型トラ
ンジスタの製造方法を工程順に示す断面図である。先
ず、図１（ａ）のように、高濃度のＮ+ 型半導体層２上
にＮ- 型エピタキシャル層３を有する半導体基板１を用
いる。この半導体基板１の表面上に、図１（ｂ）のよう
に、フォトリゾグラフィ技術を用いて第１フォトレジス
トマスク４を形成し、図１（ｃ）のように、前記半導体
基板１の表面を選択的にエッチングして１〜３μｍの深
さの凹溝５を形成する。
【００１３】次いで、図１（ｄ）のように、前記凹溝５
の内面を含む前記半導体基板１の表面を酸化してシリコ
ン酸化膜６を数百Åに形成する。このシリコン酸化膜６
は前記凹溝５内ではゲート酸化膜となる。そして、図２
（ａ）のように、前記凹溝５を埋設する程度に導電性を
有するポリシリコンを成長し、かつ前記ポリシリコンを
エッチングバックして凹溝５内にのみ残すようにする。
その上でポリシリコンの表面を酸化してシリコン酸化膜
６’を形成し、かつ前記半導体基板１の表面のシリコン
酸化膜６がなくなるまでエッチングバックすることで、
図２（ｂ）のように、溝型ゲート電極７が形成される。
の内面を含む前記半導体基板１の表面を酸化してシリコ
ン酸化膜６を数百Åに形成する。このシリコン酸化膜６
は前記凹溝５内ではゲート酸化膜となる。そして、図２
（ａ）のように、前記凹溝５を埋設する程度に導電性を
有するポリシリコンを成長し、かつ前記ポリシリコンを
エッチングバックして凹溝５内にのみ残すようにする。
その上でポリシリコンの表面を酸化してシリコン酸化膜
６’を形成し、かつ前記半導体基板１の表面のシリコン
酸化膜６がなくなるまでエッチングバックすることで、
図２（ｂ）のように、溝型ゲート電極７が形成される。
【００１４】次いで、図２（ｃ）のように、前記半導体
基板１の表面にボロンをドーズ量１Ｅ１３（ａｔｍ／ｃ
ｍ2 ）のオーダで、かつ加速電圧数十ｋｅＶでイオン注
入し、その後熱処理を行うことにより、Ｐ型ベース層８
を形成する。続いて、図２（ｄ）のよう、前記半導体基
板１の表面に、砒素をドーズ量１Ｅ１５（ａｔｍ／ｃｍ
2 ）のオーダで、かつ加速電圧数十ｋｅＶでイオン注入
し、その後熱処理を行うことにより、Ｎ型ソース層９を
形成する。なお、前記Ｐ型ベース層８とＮ型ソース層９
の熱処理は同時に行ってもよい。
基板１の表面にボロンをドーズ量１Ｅ１３（ａｔｍ／ｃ
ｍ2 ）のオーダで、かつ加速電圧数十ｋｅＶでイオン注
入し、その後熱処理を行うことにより、Ｐ型ベース層８
を形成する。続いて、図２（ｄ）のよう、前記半導体基
板１の表面に、砒素をドーズ量１Ｅ１５（ａｔｍ／ｃｍ
2 ）のオーダで、かつ加速電圧数十ｋｅＶでイオン注入
し、その後熱処理を行うことにより、Ｎ型ソース層９を
形成する。なお、前記Ｐ型ベース層８とＮ型ソース層９
の熱処理は同時に行ってもよい。
【００１５】次いで、図３（ａ）のように、前記半導体
基板１の表面に第２フォトレジストマスク１０を形成す
る。この第２フォトレジストマスク１０は縦型トランジ
スタの後述する高濃度Ｐ型ベース層に相当する領域が開
口されている。そして、前記第２のフォトレジストマス
ク１０を用いて前記Ｎ型ソース層９にフッ化ボロンをド
ーズ量１Ｅ１６（ａｔｍ／ｃｍ2 ）のオーダで、かつ加
速電圧数十ｋｅＶでイオン注入し、その後熱処理を行う
ことにより高濃度のＰ型ベース層（Ｐ+ 型ベース層）１
１を形成する。このとき、前記フッ化ボロンのドーズ量
は、前記Ｎ型ソース層９の砒素のドーズ量よりも１桁高
いため、フッ化ボロンが導入されたＮ型ソース層９の領
域はＰ型に反転し、かつＮ型ソース層９が形成される前
のＰ型ベース層８のボロンのドーズ量が加えられるた
め、高濃度のＰ+ 型ベース層１１として形成されること
になる。
基板１の表面に第２フォトレジストマスク１０を形成す
る。この第２フォトレジストマスク１０は縦型トランジ
スタの後述する高濃度Ｐ型ベース層に相当する領域が開
口されている。そして、前記第２のフォトレジストマス
ク１０を用いて前記Ｎ型ソース層９にフッ化ボロンをド
ーズ量１Ｅ１６（ａｔｍ／ｃｍ2 ）のオーダで、かつ加
速電圧数十ｋｅＶでイオン注入し、その後熱処理を行う
ことにより高濃度のＰ型ベース層（Ｐ+ 型ベース層）１
１を形成する。このとき、前記フッ化ボロンのドーズ量
は、前記Ｎ型ソース層９の砒素のドーズ量よりも１桁高
いため、フッ化ボロンが導入されたＮ型ソース層９の領
域はＰ型に反転し、かつＮ型ソース層９が形成される前
のＰ型ベース層８のボロンのドーズ量が加えられるた
め、高濃度のＰ+ 型ベース層１１として形成されること
になる。
【００１６】しかる後は、これまでの縦型トランジスタ
の製造方法と同じであり、図３（ｂ）のように、全面に
シリコン酸化膜を数千Åの厚さに形成して層間絶縁膜１
２を形成した後、その表面に図外の第３フォトレジスト
マスクを形成し、これを用いて前記層間絶縁膜１２をエ
ッチングして図３（ｃ）のようにコンタクトホール１３
を開口する。しかる後、図３（ｄ）のように、全面にア
ルミニウム配線を数μｍの厚さに形成してソース電極１
４を形成し、かつ前記半導体基板の裏面にドレイン電極
１５を形成することにより縦型トランジスタが形成され
る。
の製造方法と同じであり、図３（ｂ）のように、全面に
シリコン酸化膜を数千Åの厚さに形成して層間絶縁膜１
２を形成した後、その表面に図外の第３フォトレジスト
マスクを形成し、これを用いて前記層間絶縁膜１２をエ
ッチングして図３（ｃ）のようにコンタクトホール１３
を開口する。しかる後、図３（ｄ）のように、全面にア
ルミニウム配線を数μｍの厚さに形成してソース電極１
４を形成し、かつ前記半導体基板の裏面にドレイン電極
１５を形成することにより縦型トランジスタが形成され
る。
【００１７】このように、本発明の製造方法では、溝型
ゲート電極７を形成する際に用いる第１フォトレジスト
マスク４と、Ｐ+ 型ベース層１１を形成する際に用いる
第２フォトレジストマスク１０と、層間絶縁膜１２にコ
ンタクトホール１３を開口する際の図外の第３のフォト
レジストマスクを用いることで縦型トランジスタが形成
できる。特に、縦型トランジスタの各不純物領域のう
ち、Ｎ型ソース層９とＰ+ 型ベース層１１を形成する際
に、Ｎ型ソース層９のマスクを不要にできるため、Ｐ+
型ベース層１１を形成するための前記第２フォトレジス
トマスク１０を用いるのみでよく、従来技術に比較して
フォトリソグラフィ工程を削減することができる。
ゲート電極７を形成する際に用いる第１フォトレジスト
マスク４と、Ｐ+ 型ベース層１１を形成する際に用いる
第２フォトレジストマスク１０と、層間絶縁膜１２にコ
ンタクトホール１３を開口する際の図外の第３のフォト
レジストマスクを用いることで縦型トランジスタが形成
できる。特に、縦型トランジスタの各不純物領域のう
ち、Ｎ型ソース層９とＰ+ 型ベース層１１を形成する際
に、Ｎ型ソース層９のマスクを不要にできるため、Ｐ+
型ベース層１１を形成するための前記第２フォトレジス
トマスク１０を用いるのみでよく、従来技術に比較して
フォトリソグラフィ工程を削減することができる。
【００１８】また、本発明では、溝型ゲート電極７を有
する縦型トランジスタに適用されるので、従来公報に記
載のように半導体基板の表面上にゲート電極を有する縦
型トランジスタに比較すると、Ｎ型ソース層を形成する
際に不純物を斜め方向、あるいは回転しながらイオン注
入する必要がなく、製造の簡易化が可能になる。
する縦型トランジスタに適用されるので、従来公報に記
載のように半導体基板の表面上にゲート電極を有する縦
型トランジスタに比較すると、Ｎ型ソース層を形成する
際に不純物を斜め方向、あるいは回転しながらイオン注
入する必要がなく、製造の簡易化が可能になる。
【００１９】ここで、前記実施形態では、Ｎ型ソース層
を形成した後に、Ｐ+ 型ベース層を形成しているが、こ
の順序は逆にしてもよく、すなわち、Ｐ+ 型ベース層の
イオン注入後の熱処理前にＮ型ソース層のイオン注入を
行ない、しかる後に両層を同時に熱処理して形成するよ
うにしてもよい。
を形成した後に、Ｐ+ 型ベース層を形成しているが、こ
の順序は逆にしてもよく、すなわち、Ｐ+ 型ベース層の
イオン注入後の熱処理前にＮ型ソース層のイオン注入を
行ない、しかる後に両層を同時に熱処理して形成するよ
うにしてもよい。
【００２０】また、本発明においては、図２（ｄ）の第
２のフォトレジストマスクを用いてＰ+ 型ベース層を形
成する代わりに、図４（ａ）のように、先に層間絶縁膜
１２を形成した後、第２フォトレジストマスク１０によ
り層間絶縁膜１２を選択エッチングして開口１６を設
け、この開口１６を通してフッ化ボロンを注入して図４
（ｂ）のように、Ｐ+ 型ベース層１１を形成してもよ
い。その後、図４（ｃ）のように、前記層間絶縁膜１２
をウェットエッチングして開口１６の内面をエッチング
することで開口１６の開口幅を拡大し、これをコンタク
トホール１３として利用することも可能であり、これに
より図４（ｄ）のように、前記実施形態と同じ縦型トラ
ンジスタが形成できる。このようにすれば、前記実施形
態の第２フォトレジストマスク１０と図外の第３フォト
レジストマスクを共用し、フォトリソグラフィ工程をさ
らに削減することが可能である。
２のフォトレジストマスクを用いてＰ+ 型ベース層を形
成する代わりに、図４（ａ）のように、先に層間絶縁膜
１２を形成した後、第２フォトレジストマスク１０によ
り層間絶縁膜１２を選択エッチングして開口１６を設
け、この開口１６を通してフッ化ボロンを注入して図４
（ｂ）のように、Ｐ+ 型ベース層１１を形成してもよ
い。その後、図４（ｃ）のように、前記層間絶縁膜１２
をウェットエッチングして開口１６の内面をエッチング
することで開口１６の開口幅を拡大し、これをコンタク
トホール１３として利用することも可能であり、これに
より図４（ｄ）のように、前記実施形態と同じ縦型トラ
ンジスタが形成できる。このようにすれば、前記実施形
態の第２フォトレジストマスク１０と図外の第３フォト
レジストマスクを共用し、フォトリソグラフィ工程をさ
らに削減することが可能である。
【００２１】なお、前記実施形態においては、本発明を
Ｎチャネル型の縦型トランジスタの例を述べたが、これ
をＰ型半導体基板を用いたＰチャネル型の縦型トランジ
スタに適用しても有効なことは明白である。
Ｎチャネル型の縦型トランジスタの例を述べたが、これ
をＰ型半導体基板を用いたＰチャネル型の縦型トランジ
スタに適用しても有効なことは明白である。
【００２２】
【発明の効果】以上説明したように本発明は、半導体基
板に溝型ゲート電極を形成した後に、トランジスタ領域
の全面にソース層を形成し、高濃度ベース層をマスクを
用いて選択的に形成しているので、あるいはこの逆の順
序で形成しているので、高濃度ベース層の不純物の導入
濃度をソース層の不純物の導入濃度よりも高濃度に設定
することにより、先に一導電型のソース層が形成されて
いる領域でも、これを反転して逆導電型の高濃度のベー
ス層の形成が可能になる。これにより、ソース層を形成
する際のマスクが不要になり、マスク工程が削減できる
とともに、ソース層を形成する際の不純物の導入工程が
容易化できるという効果が得られる。
板に溝型ゲート電極を形成した後に、トランジスタ領域
の全面にソース層を形成し、高濃度ベース層をマスクを
用いて選択的に形成しているので、あるいはこの逆の順
序で形成しているので、高濃度ベース層の不純物の導入
濃度をソース層の不純物の導入濃度よりも高濃度に設定
することにより、先に一導電型のソース層が形成されて
いる領域でも、これを反転して逆導電型の高濃度のベー
ス層の形成が可能になる。これにより、ソース層を形成
する際のマスクが不要になり、マスク工程が削減できる
とともに、ソース層を形成する際の不純物の導入工程が
容易化できるという効果が得られる。
【図１】本発明の実施形態の製造方法を工程順に示す断
面図のその１である。
面図のその１である。
【図２】本発明の実施形態の製造方法を工程順に示す断
面図のその２である。
面図のその２である。
【図３】本発明の実施形態の製造方法を工程順に示す断
面図のその３である。
面図のその３である。
【図４】本発明の他の実施形態の製造方法の工程要部を
示す断面図である。
示す断面図である。
【図５】従来の製造方法を工程順に示す断面図のその１
である。
である。
【図６】従来の製造方法を工程順に示す断面図のその２
である。
である。
【図７】従来公報に記載されている縦型トランジスタの
一例の断面図である。
一例の断面図である。
１ 半導体基板 ２ Ｎ+ 半導体層 ３ Ｎ- エピタキシャル層 ４ 第１フォトレジストマスク ５ 凹溝 ６ シリコン酸化膜（ゲート酸化膜） ７ 溝型ゲート電極 ８ Ｐ型ベース層 ９ Ｎ型ソース層 １０ 第２フォトレジストマスク １１ Ｐ+ 型ベース層 １２ 層間絶縁膜 １３ コンタクトホール １４ ソース電極 １５ ドレイン電極 １６ 開口
Claims (4)
- 【請求項１】 一導電型の半導体基板の表面に凹溝を形
成する工程と、前記凹溝の内面にゲート酸化膜を形成す
るとともに、前記凹溝内に導電材料を埋設してゲート電
極を形成する工程と、前記半導体基板の表面に逆導電型
の不純物を導入して逆導電型ベース層を形成する工程
と、前記逆導電型ベース層の表面に一導電型の不純物を
導入して一導電型ソース層を形成する工程と、前記一導
電型ソース層にマスクを用いて選択的に逆導電型の不純
物を前記一導電型ソース層の不純物濃度よりも高濃度に
導入して高濃度逆導電型ベース層を形成する工程とを含
んで一導電チャネル型の縦型電界効果トランジスタを製
造することを特徴とする半導体装置の製造方法。 - 【請求項２】 一導電型の半導体基板の表面に凹溝を形
成する工程と、前記凹溝の内面にゲート酸化膜を形成す
るとともに、前記凹溝内に導電材料を埋設してゲート電
極を形成する工程と、前記半導体基板の表面に逆導電型
の不純物を導入して逆導電型ベース層を形成する工程
と、前記逆導電型ベース層の表面にマスクを用いて選択
的に逆導電型の不純物を導入して高濃度逆導電型ベース
層を形成する工程と、前記逆導電型ベース層及び前記高
濃度逆導電型ベース層を含む表面に一導電型の不純物を
前記高濃度逆導電型ベース層の不純物濃度よりも低濃度
に導入して前記高濃度逆導電型ベース層以外の前記逆導
電型ベース層の表面に一導電型ソース層を形成する工程
とを含んで一導電チャネル型の縦型電界効果トランジス
タを製造することを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１または２記載の製造方法により
形成された縦型電界効果トランジスタの表面に層間絶縁
膜を形成する工程と、前記層間絶縁膜を前記高濃度逆導
電型ベース層よりも広い領域を開口してコンタクトホー
ルを開口する工程と、前記コンタクトホールを含む前記
層間絶縁膜上に金属配線を形成する工程とを含むことを
特徴とする半導体装置の製造方法。 - 【請求項４】 請求項１記載の製造方法において、前記
高濃度逆導電型ベース層を形成する際のマスクとして前
記半導体基板の表面上に選択的に開口が設けられた層間
絶縁膜を用い、前記高濃度逆導電型ベース層を形成した
後に前記層間絶縁膜の開口を拡大エッチングしてコンタ
クトホールを形成する工程と、前記コンタクトホールを
含む前記層間絶縁膜上に金属配線を形成する工程とを含
むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000014140A JP3358611B2 (ja) | 2000-01-19 | 2000-01-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000014140A JP3358611B2 (ja) | 2000-01-19 | 2000-01-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001203353A true JP2001203353A (ja) | 2001-07-27 |
| JP3358611B2 JP3358611B2 (ja) | 2002-12-24 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000014140A Expired - Fee Related JP3358611B2 (ja) | 2000-01-19 | 2000-01-19 | 半導体装置の製造方法 |
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|---|---|
| JP (1) | JP3358611B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002314078A (ja) * | 2001-04-17 | 2002-10-25 | Rohm Co Ltd | 半導体装置およびその製法 |
| JP2006080177A (ja) * | 2004-09-08 | 2006-03-23 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| JP2006229181A (ja) * | 2005-01-19 | 2006-08-31 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| WO2006134810A1 (ja) * | 2005-06-14 | 2006-12-21 | Rohm Co., Ltd. | 半導体デバイス |
| JP2007027327A (ja) * | 2005-07-14 | 2007-02-01 | Toshiba Corp | トレンチゲート型半導体装置、トレンチゲート型半導体装置の製造方法 |
| JP2007059805A (ja) * | 2005-08-26 | 2007-03-08 | Nec Electronics Corp | 半導体装置及びその製造方法 |
| JP2007115734A (ja) * | 2005-10-18 | 2007-05-10 | Nec Electronics Corp | 半導体装置の製造方法 |
| JP2008085134A (ja) * | 2006-09-28 | 2008-04-10 | Nec Electronics Corp | 半導体装置及びその製造方法 |
| JP2008205015A (ja) * | 2007-02-16 | 2008-09-04 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
2000
- 2000-01-19 JP JP2000014140A patent/JP3358611B2/ja not_active Expired - Fee Related
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| US7939884B2 (en) | 2005-06-14 | 2011-05-10 | Rohm Co., Ltd. | Semiconductor device |
| WO2006134810A1 (ja) * | 2005-06-14 | 2006-12-21 | Rohm Co., Ltd. | 半導体デバイス |
| JP2006351652A (ja) * | 2005-06-14 | 2006-12-28 | Rohm Co Ltd | 半導体デバイス |
| JP2007027327A (ja) * | 2005-07-14 | 2007-02-01 | Toshiba Corp | トレンチゲート型半導体装置、トレンチゲート型半導体装置の製造方法 |
| JP2007059805A (ja) * | 2005-08-26 | 2007-03-08 | Nec Electronics Corp | 半導体装置及びその製造方法 |
| US8222690B2 (en) | 2005-08-26 | 2012-07-17 | Renesas Electronics Corporation | Vertical power MOSFET semiconductor apparatus having separate base regions and manufacturing method thereof |
| US8314460B2 (en) | 2005-08-26 | 2012-11-20 | Renesas Electronics Corporation | Vertical power MOSFET semiconductor apparatus having separate base regions and manufacturing method thereof |
| JP2007115734A (ja) * | 2005-10-18 | 2007-05-10 | Nec Electronics Corp | 半導体装置の製造方法 |
| JP2008085134A (ja) * | 2006-09-28 | 2008-04-10 | Nec Electronics Corp | 半導体装置及びその製造方法 |
| JP2008205015A (ja) * | 2007-02-16 | 2008-09-04 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
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