JPH08111511A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08111511A JPH08111511A JP6268357A JP26835794A JPH08111511A JP H08111511 A JPH08111511 A JP H08111511A JP 6268357 A JP6268357 A JP 6268357A JP 26835794 A JP26835794 A JP 26835794A JP H08111511 A JPH08111511 A JP H08111511A
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- forming
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Abstract
(57)【要約】
【目的】 メモリセル部および周辺回路部を有する半導
体装置において、イオン注入法により容易に、メモリセ
ル部を構成するＭＯＳトランジスタのしきい値電圧を周
辺回路部を構成するＭＯＳトランジスタのしきい値電圧
よりも高く設定することができるようにする。 【構成】 絶縁層２上にＳｉ層３が設けられた構造のＳ
ＯＩ基板を用いてメモリセル部および周辺回路部を有す
る半導体装置を製造する場合に、メモリセル部における
ＳＯＩ基板の表面に形成されるゲート絶縁膜４の膜厚が
周辺回路部におけるＳＯＩ基板の表面に形成されるゲー
ト絶縁膜４の膜厚よりも大きくなるようにする。
体装置において、イオン注入法により容易に、メモリセ
ル部を構成するＭＯＳトランジスタのしきい値電圧を周
辺回路部を構成するＭＯＳトランジスタのしきい値電圧
よりも高く設定することができるようにする。 【構成】 絶縁層２上にＳｉ層３が設けられた構造のＳ
ＯＩ基板を用いてメモリセル部および周辺回路部を有す
る半導体装置を製造する場合に、メモリセル部における
ＳＯＩ基板の表面に形成されるゲート絶縁膜４の膜厚が
周辺回路部におけるＳＯＩ基板の表面に形成されるゲー
ト絶縁膜４の膜厚よりも大きくなるようにする。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関し、例えば、半導体メモリの製造に適用して好適
なものである。
法に関し、例えば、半導体メモリの製造に適用して好適
なものである。
【０００２】
【従来の技術】従来、絶縁体上にシリコン（Ｓｉ）層を
設けた構造のいわゆるＳＯＩ（Silicon-on-Insulator）
基板を用い、そのＳｉ層にＭＯＳトランジスタを形成す
ることにより半導体メモリなどの半導体装置を製造する
試みがなされている。ここで、このＭＯＳトランジスタ
のしきい値電圧（Ｖth）は、Ｓｉ層への不純物のイオン
注入（チャネルドーピング）を行うことにより制御して
いる。
設けた構造のいわゆるＳＯＩ（Silicon-on-Insulator）
基板を用い、そのＳｉ層にＭＯＳトランジスタを形成す
ることにより半導体メモリなどの半導体装置を製造する
試みがなされている。ここで、このＭＯＳトランジスタ
のしきい値電圧（Ｖth）は、Ｓｉ層への不純物のイオン
注入（チャネルドーピング）を行うことにより制御して
いる。
【０００３】一方、通常、半導体メモリにおいて用いら
れるＭＯＳトランジスタは、メモリセル部と周辺回路部
とで要求される特性が異なっており、メモリセル部を構
成するＭＯＳトランジスタはオフ特性に優れていてリー
ク電流が少ないことが、周辺回路部を構成するＭＯＳト
ランジスタはオン抵抗が小さくて電流駆動能力が高いこ
とが第１に要求される。このため、メモリセル部を構成
するＭＯＳトランジスタのしきい値電圧と周辺回路部を
構成するＭＯＳトランジスタのしきい値電圧とは互いに
異なる値に設定され、具体的には、メモリセル部を構成
するＭＯＳトランジスタのしきい値電圧は周辺回路部を
構成するＭＯＳトランジスタのしきい値電圧よりも高く
設定される。従って、メモリセル部を構成するＭＯＳト
ランジスタのしきい値電圧を設定するために必要な不純
物の量は周辺回路部を構成するＭＯＳトランジスタのし
きい値電圧を設定するために必要な不純物の量よりも多
くする必要がある。
れるＭＯＳトランジスタは、メモリセル部と周辺回路部
とで要求される特性が異なっており、メモリセル部を構
成するＭＯＳトランジスタはオフ特性に優れていてリー
ク電流が少ないことが、周辺回路部を構成するＭＯＳト
ランジスタはオン抵抗が小さくて電流駆動能力が高いこ
とが第１に要求される。このため、メモリセル部を構成
するＭＯＳトランジスタのしきい値電圧と周辺回路部を
構成するＭＯＳトランジスタのしきい値電圧とは互いに
異なる値に設定され、具体的には、メモリセル部を構成
するＭＯＳトランジスタのしきい値電圧は周辺回路部を
構成するＭＯＳトランジスタのしきい値電圧よりも高く
設定される。従って、メモリセル部を構成するＭＯＳト
ランジスタのしきい値電圧を設定するために必要な不純
物の量は周辺回路部を構成するＭＯＳトランジスタのし
きい値電圧を設定するために必要な不純物の量よりも多
くする必要がある。
【０００４】
【発明が解決しようとする課題】しかしながら、ＳＯＩ
基板におけるＳｉ層は通常、厚さが１００ｎｍ以下と非
常に薄いことから、イオン注入法によりＭＯＳトランジ
スタのしきい値電圧の制御に必要な量の不純物を導入す
ることは非常に困難であり、従ってメモリセル部を構成
するＭＯＳトランジスタのしきい値電圧を周辺回路部を
構成するＭＯＳトランジスタのしきい値電圧よりも高く
設定することは困難である。このため、ＳＯＩ基板を用
いて半導体メモリを製造することは実際上困難であっ
た。
基板におけるＳｉ層は通常、厚さが１００ｎｍ以下と非
常に薄いことから、イオン注入法によりＭＯＳトランジ
スタのしきい値電圧の制御に必要な量の不純物を導入す
ることは非常に困難であり、従ってメモリセル部を構成
するＭＯＳトランジスタのしきい値電圧を周辺回路部を
構成するＭＯＳトランジスタのしきい値電圧よりも高く
設定することは困難である。このため、ＳＯＩ基板を用
いて半導体メモリを製造することは実際上困難であっ
た。
【０００５】この問題は、半導体メモリの設計ルールが
縮小されると、スケーリング則に従ってＳｉ層もさらに
薄膜化されるため、より深刻になる。
縮小されると、スケーリング則に従ってＳｉ層もさらに
薄膜化されるため、より深刻になる。
【０００６】従って、この発明の目的は、絶縁体上に半
導体層が設けられた構造の基板を用いてメモリセル部お
よび周辺回路部を有する半導体装置を製造する場合に、
イオン注入法により容易に、メモリセル部を構成するＭ
ＯＳトランジスタのしきい値電圧を周辺回路部を構成す
るＭＯＳトランジスタのしきい値電圧よりも高く設定す
ることができる半導体装置の製造方法を提供することに
ある。
導体層が設けられた構造の基板を用いてメモリセル部お
よび周辺回路部を有する半導体装置を製造する場合に、
イオン注入法により容易に、メモリセル部を構成するＭ
ＯＳトランジスタのしきい値電圧を周辺回路部を構成す
るＭＯＳトランジスタのしきい値電圧よりも高く設定す
ることができる半導体装置の製造方法を提供することに
ある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、この発明は、絶縁体（２）上に半導体層（３）が設
けられた構造の基板上にメモリセル部および周辺回路部
を有し、メモリセル部および周辺回路部は半導体層
（３）に設けられたＭＯＳトランジスタによりそれぞれ
構成され、かつメモリセル部を構成するＭＯＳトランジ
スタのしきい値電圧と周辺回路部を構成するＭＯＳトラ
ンジスタのしきい値電圧とが互いに異なる半導体装置の
製造方法において、メモリセル部を構成するＭＯＳトラ
ンジスタの部分における膜厚が周辺回路部を構成するＭ
ＯＳトランジスタの部分における膜厚よりも大きいゲー
ト絶縁膜（４）を基板の表面に形成するようにしたこと
を特徴とするものである。
に、この発明は、絶縁体（２）上に半導体層（３）が設
けられた構造の基板上にメモリセル部および周辺回路部
を有し、メモリセル部および周辺回路部は半導体層
（３）に設けられたＭＯＳトランジスタによりそれぞれ
構成され、かつメモリセル部を構成するＭＯＳトランジ
スタのしきい値電圧と周辺回路部を構成するＭＯＳトラ
ンジスタのしきい値電圧とが互いに異なる半導体装置の
製造方法において、メモリセル部を構成するＭＯＳトラ
ンジスタの部分における膜厚が周辺回路部を構成するＭ
ＯＳトランジスタの部分における膜厚よりも大きいゲー
ト絶縁膜（４）を基板の表面に形成するようにしたこと
を特徴とするものである。
【０００８】この発明の一実施形態においては、半導体
装置の製造方法は、基板の表面を酸化することにより基
板の表面に第１の膜厚のゲート絶縁膜を形成する工程
と、メモリセル部における基板の表面を選択的に酸化す
ることによりメモリセル部におけるゲート絶縁膜の膜厚
を第１の膜厚よりも大きい第２の膜厚に設定する工程
と、メモリセル部における半導体層および周辺回路部に
おける半導体層上にゲート電極を形成する工程と、ゲー
ト電極をマスクとしてメモリセル部における半導体層お
よび周辺回路部における半導体層中に不純物を導入する
ことによりソース領域およびドレイン領域を形成する工
程とを有する。
装置の製造方法は、基板の表面を酸化することにより基
板の表面に第１の膜厚のゲート絶縁膜を形成する工程
と、メモリセル部における基板の表面を選択的に酸化す
ることによりメモリセル部におけるゲート絶縁膜の膜厚
を第１の膜厚よりも大きい第２の膜厚に設定する工程
と、メモリセル部における半導体層および周辺回路部に
おける半導体層上にゲート電極を形成する工程と、ゲー
ト電極をマスクとしてメモリセル部における半導体層お
よび周辺回路部における半導体層中に不純物を導入する
ことによりソース領域およびドレイン領域を形成する工
程とを有する。
【０００９】この発明の他の一実施形態においては、半
導体装置の製造方法は、メモリセル部における基板の表
面に酸素を選択的に導入する工程と、基板の表面を酸化
することにより基板の表面にゲート絶縁膜（４）を形成
する工程と、メモリセル部における半導体層および周辺
回路部における半導体層上にゲート電極を形成する工程
と、ゲート電極をマスクとしてメモリセル部における半
導体層および周辺回路部における半導体層中に不純物を
導入することによりソース領域およびドレイン領域を形
成する工程とを有する。
導体装置の製造方法は、メモリセル部における基板の表
面に酸素を選択的に導入する工程と、基板の表面を酸化
することにより基板の表面にゲート絶縁膜（４）を形成
する工程と、メモリセル部における半導体層および周辺
回路部における半導体層上にゲート電極を形成する工程
と、ゲート電極をマスクとしてメモリセル部における半
導体層および周辺回路部における半導体層中に不純物を
導入することによりソース領域およびドレイン領域を形
成する工程とを有する。
【００１０】この発明の典型的な実施形態においては、
半導体層はシリコン（Ｓｉ）層であり、ゲート絶縁膜は
二酸化シリコン（ＳｉＯ2 ）膜である。
半導体層はシリコン（Ｓｉ）層であり、ゲート絶縁膜は
二酸化シリコン（ＳｉＯ2 ）膜である。
【００１１】この発明は、典型的には半導体メモリの製
造に適用されるが、基本的には、メモリセル部および周
辺回路部を有する半導体装置であれば、どのような半導
体装置の製造にも適用することができる。
造に適用されるが、基本的には、メモリセル部および周
辺回路部を有する半導体装置であれば、どのような半導
体装置の製造にも適用することができる。
【００１２】
【作用】上述のように構成されたこの発明による半導体
装置の製造方法によれば、メモリセル部を構成するＭＯ
Ｓトランジスタの部分における膜厚が周辺回路部を構成
するＭＯＳトランジスタの部分における膜厚よりも大き
いゲート絶縁膜（４）を基板の表面に形成するようにし
ているので、その分だけ、メモリセル部を構成するＭＯ
Ｓトランジスタのしきい値電圧を周辺回路部を構成する
ＭＯＳトランジスタのしきい値電圧よりも高く設定する
ために必要な不純物の量を少なくすることができる。こ
のため、イオン注入法により容易に、メモリセル部を構
成するＭＯＳトランジスタのしきい値電圧を周辺回路部
を構成するＭＯＳトランジスタのしきい値電圧よりも高
く設定することができる。そして、これによって、メモ
リセル部を構成するＭＯＳトランジスタのオフ特性を良
好にしてリーク電流を少なくすることができるととも
に、周辺回路部を構成するＭＯＳトランジスタのオン抵
抗を小さくして電流駆動能力を高くすることができ、高
性能の半導体装置、例えば半導体メモリを製造すること
ができる。
装置の製造方法によれば、メモリセル部を構成するＭＯ
Ｓトランジスタの部分における膜厚が周辺回路部を構成
するＭＯＳトランジスタの部分における膜厚よりも大き
いゲート絶縁膜（４）を基板の表面に形成するようにし
ているので、その分だけ、メモリセル部を構成するＭＯ
Ｓトランジスタのしきい値電圧を周辺回路部を構成する
ＭＯＳトランジスタのしきい値電圧よりも高く設定する
ために必要な不純物の量を少なくすることができる。こ
のため、イオン注入法により容易に、メモリセル部を構
成するＭＯＳトランジスタのしきい値電圧を周辺回路部
を構成するＭＯＳトランジスタのしきい値電圧よりも高
く設定することができる。そして、これによって、メモ
リセル部を構成するＭＯＳトランジスタのオフ特性を良
好にしてリーク電流を少なくすることができるととも
に、周辺回路部を構成するＭＯＳトランジスタのオン抵
抗を小さくして電流駆動能力を高くすることができ、高
性能の半導体装置、例えば半導体メモリを製造すること
ができる。
【００１３】
【実施例】以下、この発明の実施例について図面を参照
しながら説明する。なお、実施例の全図において、同一
または対応する部分には同一の符号を付す。
しながら説明する。なお、実施例の全図において、同一
または対応する部分には同一の符号を付す。
【００１４】図１〜図６はこの発明の第１実施例による
半導体装置の製造方法を示す。この第１実施例において
は、図１に示すように、まず、例えばＳｉ基板のような
基板１上に例えばＳｉＯ2 膜のような絶縁膜２が設けら
れ、この絶縁膜２に島状の薄いＳｉ層３がこれらの絶縁
膜２およびＳｉ層３の表面が平坦となるように複数埋設
された構造のＳＯＩ基板を用意する。ここで、このＳｉ
層３は、それに形成されるＭＯＳトランジスタがｎチャ
ネルである場合にはｐ型であり、ｐチャネルである場合
にはｎ型である。また、このＳＯＩ基板は、どのような
方法によって作製されたものであってもよく、具体的に
は、いわゆる張り合わせＳＯＩ法により作製されたもの
や、Ｓｉ基板への酸素のイオン注入を用いたいわゆるＳ
ＩＭＯＸ法により作製されたものなどであってよい。
半導体装置の製造方法を示す。この第１実施例において
は、図１に示すように、まず、例えばＳｉ基板のような
基板１上に例えばＳｉＯ2 膜のような絶縁膜２が設けら
れ、この絶縁膜２に島状の薄いＳｉ層３がこれらの絶縁
膜２およびＳｉ層３の表面が平坦となるように複数埋設
された構造のＳＯＩ基板を用意する。ここで、このＳｉ
層３は、それに形成されるＭＯＳトランジスタがｎチャ
ネルである場合にはｐ型であり、ｐチャネルである場合
にはｎ型である。また、このＳＯＩ基板は、どのような
方法によって作製されたものであってもよく、具体的に
は、いわゆる張り合わせＳＯＩ法により作製されたもの
や、Ｓｉ基板への酸素のイオン注入を用いたいわゆるＳ
ＩＭＯＸ法により作製されたものなどであってよい。
【００１５】次に、図２に示すように、このＳＯＩ基板
の表面を熱酸化することによりＳｉＯ2 膜から成るゲー
ト絶縁膜４を形成する。このゲート絶縁膜４の膜厚は、
周辺回路部を構成するＭＯＳトランジスタのしきい値電
圧やこのしきい値電圧を制御するためのイオン注入のド
ーズ量などとの兼ね合いにより決定される膜厚に設定す
る。次に、このゲート絶縁膜４を介して、Ｓｉ層３に、
ＭＯＳトランジスタのしきい値電圧を制御するためのイ
オン注入を所定条件で行う。この後、このゲート絶縁膜
４上に例えばＣＶＤ法により酸化マスクとして用いられ
る窒化シリコン（Ｓｉ3 Ｎ4 ）膜５を形成する。なお、
上述のしきい値電圧を制御するためのイオン注入は、ゲ
ート絶縁膜４の形成前や、後述のようにメモリセル部に
おけるゲート絶縁膜４の膜厚を増大させた後に行っても
よい。
の表面を熱酸化することによりＳｉＯ2 膜から成るゲー
ト絶縁膜４を形成する。このゲート絶縁膜４の膜厚は、
周辺回路部を構成するＭＯＳトランジスタのしきい値電
圧やこのしきい値電圧を制御するためのイオン注入のド
ーズ量などとの兼ね合いにより決定される膜厚に設定す
る。次に、このゲート絶縁膜４を介して、Ｓｉ層３に、
ＭＯＳトランジスタのしきい値電圧を制御するためのイ
オン注入を所定条件で行う。この後、このゲート絶縁膜
４上に例えばＣＶＤ法により酸化マスクとして用いられ
る窒化シリコン（Ｓｉ3 Ｎ4 ）膜５を形成する。なお、
上述のしきい値電圧を制御するためのイオン注入は、ゲ
ート絶縁膜４の形成前や、後述のようにメモリセル部に
おけるゲート絶縁膜４の膜厚を増大させた後に行っても
よい。
【００１６】次に、メモリセル部に対応する部分が開口
したレジストパターン（図示せず）をリソグラフィーに
よりＳｉ3 Ｎ4 膜５上に形成した後、このレジストパタ
ーンをマスクとして用いてＳｉ3 Ｎ4 膜５をエッチング
する。これによって、図３に示すように、メモリセル部
のＳｉ3 Ｎ4 膜５が選択的に除去される。
したレジストパターン（図示せず）をリソグラフィーに
よりＳｉ3 Ｎ4 膜５上に形成した後、このレジストパタ
ーンをマスクとして用いてＳｉ3 Ｎ4 膜５をエッチング
する。これによって、図３に示すように、メモリセル部
のＳｉ3 Ｎ4 膜５が選択的に除去される。
【００１７】次に、上述のエッチングに用いたレジスト
パターンを除去した後、Ｓｉ3 Ｎ4膜５を酸化マスクと
して用いて所定条件で熱酸化を行う。これによって、図
４に示すように、メモリセル部におけるＳＯＩ基板の表
面が選択的に熱酸化されてこのメモリセル部におけるゲ
ート絶縁膜４の膜厚が増大する。ここで、この熱酸化の
条件は、このメモリセル部におけるゲート絶縁膜４の膜
厚が、このメモリセル部を構成するＭＯＳトランジスタ
のしきい値電圧やこのしきい値電圧を制御するためのイ
オン注入のドーズ量などとの兼ね合いにより決定される
膜厚に設定されるように選ぶ。
パターンを除去した後、Ｓｉ3 Ｎ4膜５を酸化マスクと
して用いて所定条件で熱酸化を行う。これによって、図
４に示すように、メモリセル部におけるＳＯＩ基板の表
面が選択的に熱酸化されてこのメモリセル部におけるゲ
ート絶縁膜４の膜厚が増大する。ここで、この熱酸化の
条件は、このメモリセル部におけるゲート絶縁膜４の膜
厚が、このメモリセル部を構成するＭＯＳトランジスタ
のしきい値電圧やこのしきい値電圧を制御するためのイ
オン注入のドーズ量などとの兼ね合いにより決定される
膜厚に設定されるように選ぶ。
【００１８】次に、図５に示すように、Ｓｉ3 Ｎ4 膜５
をエッチング除去する。次に、図６に示すように、メモ
リセル部におけるＳｉ層３および周辺回路部におけるＳ
ｉ層３上にそれぞれゲート電極６を形成する。このゲー
ト電極６は、例えば、ゲート絶縁膜４上にＣＶＤ法によ
り多結晶Ｓｉ膜を形成し、この多結晶Ｓｉ膜に不純物を
ドープして低抵抗化した後、この多結晶Ｓｉ膜をエッチ
ングによりパターニングすることにより形成することが
できる。次に、このゲート電極６をマスクとして用いて
メモリセル部におけるＳｉ層３および周辺回路部におけ
るＳｉ層３に不純物をイオン注入することにより、この
ゲート電極６に対して自己整合的にソース領域７および
ドレイン領域８を形成する。このようにして形成された
ゲート電極６とその両側のソース領域７およびドレイン
領域８とによりＭＯＳトランジスタが構成される。ここ
で、これらのソース領域７およびドレイン領域８は、Ｍ
ＯＳトランジスタがｎチャネルである場合には例えばｎ
+ 型であり、ｐチャネルである場合には例えばｐ+ 型で
ある。
をエッチング除去する。次に、図６に示すように、メモ
リセル部におけるＳｉ層３および周辺回路部におけるＳ
ｉ層３上にそれぞれゲート電極６を形成する。このゲー
ト電極６は、例えば、ゲート絶縁膜４上にＣＶＤ法によ
り多結晶Ｓｉ膜を形成し、この多結晶Ｓｉ膜に不純物を
ドープして低抵抗化した後、この多結晶Ｓｉ膜をエッチ
ングによりパターニングすることにより形成することが
できる。次に、このゲート電極６をマスクとして用いて
メモリセル部におけるＳｉ層３および周辺回路部におけ
るＳｉ層３に不純物をイオン注入することにより、この
ゲート電極６に対して自己整合的にソース領域７および
ドレイン領域８を形成する。このようにして形成された
ゲート電極６とその両側のソース領域７およびドレイン
領域８とによりＭＯＳトランジスタが構成される。ここ
で、これらのソース領域７およびドレイン領域８は、Ｍ
ＯＳトランジスタがｎチャネルである場合には例えばｎ
+ 型であり、ｐチャネルである場合には例えばｐ+ 型で
ある。
【００１９】この後、図示は省略するが、層間絶縁膜、
コンタクトホール、配線などの形成を経て、目的とする
半導体装置を完成させる。
コンタクトホール、配線などの形成を経て、目的とする
半導体装置を完成させる。
【００２０】以上のように、この第１実施例によれば、
メモリセル部および周辺回路部を含むＳＯＩ基板の表面
を熱酸化してゲート絶縁膜４を形成した後、メモリセル
部におけるＳＯＩ基板の表面だけを選択的に熱酸化して
メモリセル部におけるゲート絶縁膜４の膜厚を増大させ
ることにより、メモリセル部を構成するＭＯＳトランジ
スタのゲート絶縁膜４の膜厚を周辺回路部を構成するＭ
ＯＳトランジスタのゲート絶縁膜４の膜厚よりも大きく
している。従って、その分だけ、メモリセル部を構成す
るＭＯＳトランジスタのしきい値電圧を周辺回路部を構
成するＭＯＳトランジスタのしきい値電圧よりも高く設
定するためにＳｉ層３に導入する必要のある不純物の量
を少なくすることができる。このため、イオン注入法に
より容易に、メモリセル部を構成するＭＯＳトランジス
タのしきい値電圧を周辺回路部を構成するＭＯＳトラン
ジスタのしきい値電圧よりも高く設定することができ
る。そして、これによって、高性能の半導体メモリを実
現することができる。
メモリセル部および周辺回路部を含むＳＯＩ基板の表面
を熱酸化してゲート絶縁膜４を形成した後、メモリセル
部におけるＳＯＩ基板の表面だけを選択的に熱酸化して
メモリセル部におけるゲート絶縁膜４の膜厚を増大させ
ることにより、メモリセル部を構成するＭＯＳトランジ
スタのゲート絶縁膜４の膜厚を周辺回路部を構成するＭ
ＯＳトランジスタのゲート絶縁膜４の膜厚よりも大きく
している。従って、その分だけ、メモリセル部を構成す
るＭＯＳトランジスタのしきい値電圧を周辺回路部を構
成するＭＯＳトランジスタのしきい値電圧よりも高く設
定するためにＳｉ層３に導入する必要のある不純物の量
を少なくすることができる。このため、イオン注入法に
より容易に、メモリセル部を構成するＭＯＳトランジス
タのしきい値電圧を周辺回路部を構成するＭＯＳトラン
ジスタのしきい値電圧よりも高く設定することができ
る。そして、これによって、高性能の半導体メモリを実
現することができる。
【００２１】次に、この発明の第２実施例について説明
する。図７〜図９はこの発明の第２実施例による半導体
装置の製造方法を示す。
する。図７〜図９はこの発明の第２実施例による半導体
装置の製造方法を示す。
【００２２】この第２実施例においては、まず、第１実
施例において用いたものと同様なＳＯＩ基板（図１）を
用意する。そして、まず、このＳＯＩ基板におけるＳｉ
層３に、ＭＯＳトランジスタのしきい値電圧を制御する
ためのイオン注入を所定条件で行う。なお、このしきい
値電圧を制御するためのイオン注入は、ゲート絶縁膜４
の形成後に行ってもよい。
施例において用いたものと同様なＳＯＩ基板（図１）を
用意する。そして、まず、このＳＯＩ基板におけるＳｉ
層３に、ＭＯＳトランジスタのしきい値電圧を制御する
ためのイオン注入を所定条件で行う。なお、このしきい
値電圧を制御するためのイオン注入は、ゲート絶縁膜４
の形成後に行ってもよい。
【００２３】次に、図７に示すように、このＳＯＩ基板
上に、メモリセル部に対応する部分が開口したレジスト
パターン９をリソグラフィーにより形成する。
上に、メモリセル部に対応する部分が開口したレジスト
パターン９をリソグラフィーにより形成する。
【００２４】次に、図８に示すように、このレジストパ
ターン９をマスクとして用いてＳＯＩ基板の表面に酸素
（Ｏ）をイオン注入する。これによって、メモリセル部
におけるＳｉ層３の表面にＯ（図８において点で示す）
がイオン注入される。
ターン９をマスクとして用いてＳＯＩ基板の表面に酸素
（Ｏ）をイオン注入する。これによって、メモリセル部
におけるＳｉ層３の表面にＯ（図８において点で示す）
がイオン注入される。
【００２５】次に、レジストパターン９を除去した後、
ＳＯＩ基板の表面を所定条件で熱酸化し、図９に示すよ
うに、ＳｉＯ2 膜から成るゲート絶縁膜４を形成する。
この場合、周辺回路部におけるＳｉ層３の表面にはＯが
イオン注入されていないのに対し、メモリセル部におけ
るＳｉ層３の表面にはＯがイオン注入されていることに
より、この熱酸化時の酸化速度はメモリセル部における
Ｓｉ層３の表面の方が速い。この結果、メモリセル部に
おけるＳｉ層３の表面に形成されるゲート絶縁膜４の膜
厚は、周辺回路部におけるＳｉ層３の表面に形成される
ゲート絶縁膜４の膜厚よりも大きくなる。ここで、この
Ｏのイオン注入の条件（注入エネルギーおよびドーズ
量）や熱酸化の条件は、メモリセル部におけるゲート絶
縁膜４の膜厚がこのメモリセル部を構成するＭＯＳトラ
ンジスタのしきい値電圧やこのしきい値電圧を制御する
ためのイオン注入のドーズ量などとの兼ね合いにより決
定される膜厚に設定され、かつ周辺回路部におけるゲー
ト絶縁膜４の膜厚がこの周辺回路部を構成するＭＯＳト
ランジスタのしきい値電圧やこのしきい値電圧を制御す
るためのイオン注入のドーズ量などとの兼ね合いにより
決定される膜厚に設定されるように選ぶ。
ＳＯＩ基板の表面を所定条件で熱酸化し、図９に示すよ
うに、ＳｉＯ2 膜から成るゲート絶縁膜４を形成する。
この場合、周辺回路部におけるＳｉ層３の表面にはＯが
イオン注入されていないのに対し、メモリセル部におけ
るＳｉ層３の表面にはＯがイオン注入されていることに
より、この熱酸化時の酸化速度はメモリセル部における
Ｓｉ層３の表面の方が速い。この結果、メモリセル部に
おけるＳｉ層３の表面に形成されるゲート絶縁膜４の膜
厚は、周辺回路部におけるＳｉ層３の表面に形成される
ゲート絶縁膜４の膜厚よりも大きくなる。ここで、この
Ｏのイオン注入の条件（注入エネルギーおよびドーズ
量）や熱酸化の条件は、メモリセル部におけるゲート絶
縁膜４の膜厚がこのメモリセル部を構成するＭＯＳトラ
ンジスタのしきい値電圧やこのしきい値電圧を制御する
ためのイオン注入のドーズ量などとの兼ね合いにより決
定される膜厚に設定され、かつ周辺回路部におけるゲー
ト絶縁膜４の膜厚がこの周辺回路部を構成するＭＯＳト
ランジスタのしきい値電圧やこのしきい値電圧を制御す
るためのイオン注入のドーズ量などとの兼ね合いにより
決定される膜厚に設定されるように選ぶ。
【００２６】この後、第１実施例と同様にして、図６に
示すように、ゲート電極６、ソース領域７およびドレイ
ン領域８を形成し、さらに層間絶縁膜、コンタクトホー
ル、配線などの形成を経て、目的とする半導体装置を完
成させる。
示すように、ゲート電極６、ソース領域７およびドレイ
ン領域８を形成し、さらに層間絶縁膜、コンタクトホー
ル、配線などの形成を経て、目的とする半導体装置を完
成させる。
【００２７】以上のように、この第２実施例によれば、
メモリセル部におけるＳＯＩ基板の表面にＯを選択的に
イオン注入した後、ＳＯＩ基板の表面を熱酸化してゲー
ト絶縁膜４を形成することにより、第１実施例と同様
に、メモリセル部を構成するＭＯＳトランジスタのゲー
ト絶縁膜４の膜厚を周辺回路部を構成するＭＯＳトラン
ジスタのゲート絶縁膜４の膜厚よりも大きくしている。
従って、その分だけ、メモリセル部を構成するＭＯＳト
ランジスタのしきい値電圧を周辺回路部を構成するＭＯ
Ｓトランジスタのしきい値電圧よりも高く設定するため
にＳｉ層３に導入する必要のある不純物の量を少なくす
ることができる。このため、イオン注入法により容易
に、メモリセル部を構成するＭＯＳトランジスタのしき
い値電圧を周辺回路部を構成するＭＯＳトランジスタの
しきい値電圧よりも高く設定することができ、これによ
って高性能の半導体メモリを実現することができる。
メモリセル部におけるＳＯＩ基板の表面にＯを選択的に
イオン注入した後、ＳＯＩ基板の表面を熱酸化してゲー
ト絶縁膜４を形成することにより、第１実施例と同様
に、メモリセル部を構成するＭＯＳトランジスタのゲー
ト絶縁膜４の膜厚を周辺回路部を構成するＭＯＳトラン
ジスタのゲート絶縁膜４の膜厚よりも大きくしている。
従って、その分だけ、メモリセル部を構成するＭＯＳト
ランジスタのしきい値電圧を周辺回路部を構成するＭＯ
Ｓトランジスタのしきい値電圧よりも高く設定するため
にＳｉ層３に導入する必要のある不純物の量を少なくす
ることができる。このため、イオン注入法により容易
に、メモリセル部を構成するＭＯＳトランジスタのしき
い値電圧を周辺回路部を構成するＭＯＳトランジスタの
しきい値電圧よりも高く設定することができ、これによ
って高性能の半導体メモリを実現することができる。
【００２８】以上、この発明の実施例について具体的に
説明したが、この発明は、上述の実施例に限定されるも
のではなく、この発明の技術的思想に基づく各種の変形
が可能である。
説明したが、この発明は、上述の実施例に限定されるも
のではなく、この発明の技術的思想に基づく各種の変形
が可能である。
【００２９】
【発明の効果】以上述べたように、この発明によれば、
メモリセル部を構成するＭＯＳトランジスタの部分にお
ける膜厚が周辺回路部を構成するＭＯＳトランジスタの
部分における膜厚よりも大きいゲート絶縁膜を基板の表
面に形成するようにしているので、イオン注入法により
容易に、メモリセル部を構成するＭＯＳトランジスタの
しきい値電圧を周辺回路部を構成するＭＯＳトランジス
タのしきい値電圧よりも高く設定することができる。
メモリセル部を構成するＭＯＳトランジスタの部分にお
ける膜厚が周辺回路部を構成するＭＯＳトランジスタの
部分における膜厚よりも大きいゲート絶縁膜を基板の表
面に形成するようにしているので、イオン注入法により
容易に、メモリセル部を構成するＭＯＳトランジスタの
しきい値電圧を周辺回路部を構成するＭＯＳトランジス
タのしきい値電圧よりも高く設定することができる。
【図１】この発明の第１実施例による半導体装置の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図２】この発明の第１実施例による半導体装置の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図３】この発明の第１実施例による半導体装置の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図４】この発明の第１実施例による半導体装置の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図５】この発明の第１実施例による半導体装置の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図６】この発明の第１実施例による半導体装置の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図７】この発明の第２実施例による半導体装置の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図８】この発明の第２実施例による半導体装置の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図９】この発明の第２実施例による半導体装置の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
１ 基板 ２ 絶縁層 ３ Ｓｉ層 ４ ゲート絶縁膜 ５ Ｓｉ3 Ｎ4 膜 ６ ゲート電極 ７ ソース領域 ８ ドレイン領域 ９ レジストパターン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9056−4Ｍ Ｈ０１Ｌ 29/78 ６１３ Ｂ
Claims (4)
- 【請求項１】 絶縁体上に半導体層が設けられた構造の
基板上にメモリセル部および周辺回路部を有し、上記メ
モリセル部および上記周辺回路部は上記半導体層に設け
られたＭＯＳトランジスタによりそれぞれ構成され、か
つ上記メモリセル部を構成する上記ＭＯＳトランジスタ
のしきい値電圧と上記周辺回路部を構成する上記ＭＯＳ
トランジスタのしきい値電圧とが互いに異なる半導体装
置の製造方法において、 上記メモリセル部を構成する上記ＭＯＳトランジスタの
部分における膜厚が上記周辺回路部を構成する上記ＭＯ
Ｓトランジスタの部分における膜厚よりも大きいゲート
絶縁膜を上記基板の表面に形成するようにしたことを特
徴とする半導体装置の製造方法。 - 【請求項２】 上記基板の表面を酸化することにより上
記基板の表面に第１の膜厚のゲート絶縁膜を形成する工
程と、 上記メモリセル部における上記基板の表面を選択的に酸
化することにより上記メモリセル部における上記ゲート
絶縁膜の膜厚を上記第１の膜厚よりも大きい第２の膜厚
に設定する工程と、 上記メモリセル部における上記半導体層および上記周辺
回路部における上記半導体層上にゲート電極を形成する
工程と、 上記ゲート電極をマスクとして上記メモリセル部におけ
る上記半導体層および上記周辺回路部における上記半導
体層中に不純物を導入することによりソース領域および
ドレイン領域を形成する工程とを有することを特徴とす
る請求項１記載の半導体装置の製造方法。 - 【請求項３】 上記メモリセル部における上記基板の表
面に酸素を選択的に導入する工程と、 上記基板の表面を酸化することにより上記基板の表面に
ゲート絶縁膜を形成する工程と、 上記メモリセル部における上記半導体層および上記周辺
回路部における上記半導体層上にゲート電極を形成する
工程と、 上記ゲート電極をマスクとして上記メモリセル部におけ
る上記半導体層および上記周辺回路部における上記半導
体層中に不純物を導入することによりソース領域および
ドレイン領域を形成する工程とを有することを特徴とす
る請求項１記載の半導体装置の製造方法。 - 【請求項４】 上記半導体層はシリコン層であり、上記
ゲート絶縁膜は二酸化シリコン膜であることを特徴とす
る請求項１、２または３記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6268357A JPH08111511A (ja) | 1994-10-06 | 1994-10-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6268357A JPH08111511A (ja) | 1994-10-06 | 1994-10-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08111511A true JPH08111511A (ja) | 1996-04-30 |
Family
ID=17457403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6268357A Pending JPH08111511A (ja) | 1994-10-06 | 1994-10-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08111511A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100372529B1 (ko) * | 1999-03-12 | 2003-02-17 | 가부시끼가이샤 도시바 | 반도체장치 및 그 제조방법 |
| JP2007027200A (ja) * | 2005-07-12 | 2007-02-01 | Seiko Instruments Inc | 半導体装置の製造方法 |
-
1994
- 1994-10-06 JP JP6268357A patent/JPH08111511A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100372529B1 (ko) * | 1999-03-12 | 2003-02-17 | 가부시끼가이샤 도시바 | 반도체장치 및 그 제조방법 |
| JP2007027200A (ja) * | 2005-07-12 | 2007-02-01 | Seiko Instruments Inc | 半導体装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040323 |