KR100707900B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

동일한 이온 주입 마스크 패턴을 이용하여 필드 이온 주입과 채널 이온 주입을 순차적으로 실시하고, PEP 공정 수를 삭감하여 제조 비용을 저감한다. 반도체층(10)에 STI 영역(11)을 형성하는 공정과, STI 영역의 중앙부 위로부터 MOS 소자 형성 영역의 상부에 걸치는 범위에 개구를 갖는 레지스트 패턴(12)을 형성하고, 이것을 마스크로 하여 필드 반전 방지 영역(13) 형성용의 불순물 이온을 STI 영역의 저면 바로 아래 부분의 깊이에 달하도록 고가속 에너지로 주입하는 제1 이온 주입 공정과, 레지스트 패턴을 마스크로 하여 MOS 소자 임계값 제어용의 불순물 이온을 STI 영역을 통과하지 않는 정도의 저가속 에너지로 주입하는 제2 이온 주입 공정과, 이 후, 반도체층의 표면 위에 게이트 절연막(14)을 사이에 두고 게이트 전극(15)을 형성하고, 그것에 자기 정합적으로 드레인·소스용의 불순물 확산 영역(16)을 형성하는 공정을 포함한다.
이온 주입, 자기 정합, 필드, 채널

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 MOSFET부의 제조 공정의 일례를 도시하는 단면도.
도 2는 도 1에 도시한 공정에 의해 형성된 STI 및 그 저면 바로 아래 부분의 깊이 방향에서의 불순물 농도 프로파일의 일례를 도시하는 특성도.
도 3은 본 발명의 제2 실시예에 따른 반도체 장치의 3종류의 MOSFET부의 패턴 레이아웃을 일부 투시하여 개략적으로 도시하는 평면도 및 구조의 일례를 개략적으로 도시하는 단면도.
도 4는 내압이 서로 다른 2개의 D 타입 NMOSFET가 캐스케이드 접속된 등가 회로 및 이를 실현하는 본 발명의 제3 실시예에 따른 반도체 장치의 MOSFET부의 패턴 레이아웃의 일례를 도시하는 평면도.
도 5는 종래의 반도체 장치의 MOSFET부의 제조 공정의 일례를 설명하는 흐름도.
도 6은 도 5의 플로우차트에 대응하는 제조 공정을 도시하는 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : P형 반도체 기판(반도체층)
11 : STI(소자 분리 영역)
12 : 레지스트 패턴
13 : 필드 반전 방지 영역(P+ 영역)
14 : 게이트 절연막
15 : 게이트 전극
16 : 드레인·소스용의 불순물 확산 영역(N+ 영역)
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 샬로우 트렌치형의 소자 분리 영역(STI) 및 절연 게이트형 전계 효과 트랜지스터(MOSFET)를 탑재한 반도체 장치에 관한 것으로, 불휘발성 반도체 메모리 등에 적용되는 것이다.
예를 들면, 불휘발성 반도체 메모리에 있어서, 미세한 소자 분리를 실현하는 기술로서 샬로우 트렌치형의 소자 분리 영역(STI)을 통과하여 STI의 저면 바로 아래 부분의 기판에 기판과 동일 도전형의 불순물을 도입하여 필드 반전 방지 영역을 형성하는 기술이 이용되고 있다.
도 5는 종래의 반도체 장치의 MOSFET부의 제조 공정의 일례를 설명하는 흐름도이다.
도 6은 도 5의 흐름도에 대응하는 제조 공정을 도시하는 단면도이다.
이하, 도 5 및 도 6을 참조하여 종래의 반도체 장치의 제조 공정을 간단히 설명한다. 우선, 반도체 기판(10)의 표층부에 선택적으로, 예를 들면 샬로우 트렌치형의 소자 분리 영역(STI)(11)을 형성하고, 사진 식각(PEP) 공정에 의해 레지스트 패턴(61)을 형성하고, 이것을 마스크로 하여, 예를 들면 디프레션(depression) 타입의 NMOSFET용의 임계값 제어를 행하기 위한 불순물 이온의 주입(채널 이온 주입)을 행한다.
다음으로, 상기 레지스트 패턴(61)을 박리하여, PEP 공정에 의해 새롭게 레지스트 패턴(62)을 형성하고, 이것을 마스크로 하여 STI(11)의 저면 바로 아래 부분(반도체 기판)에 필드 반전 방지 영역을 형성하기 위해서 불순물 이온의 주입(필드 이온 주입)을 행한다.
상기한 바와 같이 채널 이온 주입을 위한 PEP와 필드 이온 주입을 위한 PEP를 별도로 실시하고 있기 때문에, PEP 공정에 의한 레지스트 패턴의 형성/박리의 수가 많아진다. 이 때, 고밀도화/고성능화의 요구를 만족시키기 위해서, 복수의 서로 다른 임계값을 갖는 MOS 소자를 동시에 탑재하는 경우에는, 임계값이 서로 다른 MOS 소자의 그룹별로 채널 이온 주입을 위한 PEP와 필드 이온 주입을 위한 PEP 공정을 별도로 실시하면, 특히 제조 비용이 상승하는 요인이 된다.
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상기한 바와 같이 종래의 반도체 장치는, 채널 이온 주입을 위한 PEP 공정과 필드 이온 주입을 위한 PEP 공정을 별도로 실시하기 때문에, 제조 비용이 상승한다는 문제가 있었다.
본 발명은 상기한 문제점을 해결하기 위해서 이루어진 것으로, 동일한 이온 주입 마스크 패턴을 이용하여 필드 이온 주입과 채널 이온 주입을 순차적으로 실시함으로써, PEP 공정 수를 삭감하여, 제조 비용을 저감할 수 있는 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명의 다른 목적은, 캐스케이드 접속 상태에서 인접하는 고내압계의 MOS 트랜지스터와 저내압계의 MOS 트랜지스터의 점유 영역을 저감할 수 있는 반도체 장치를 제공하는 것에 있다.
본 발명의 반도체 장치의 제조 방법의 제1 양태는, 제1 도전형의 반도체층의 표층부에 선택적으로 트렌치 매립형의 소자 분리 영역을 형성하는 공정과, 상기 소자 분리 영역의 중앙부 위로부터 상기 소자 분리 영역에 의해 둘러싸인 제1 MOS 소자 형성 영역의 상부에 걸치는 범위에 대응하여 개구를 갖는 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 필드 반전 방지 영역을 형성하기 위한 제1 도전형의 제1 불순물 이온을 상기 소자 분리 영역의 저면 바로 아래 부분의 깊이에 도달하도록 하는 가속 에너지로 주입하는 제1 이온 주입 공정과, 상기 레지스 트 패턴을 마스크로 하여 MOS 소자의 임계값을 제어하기 위해서 제2 불순물 이온을 상기 소자 분리 영역을 통과하지 않는 정도의 가속 에너지로 주입하는 제2 이온 주입 공정과, 상기 반도체층의 표면 위에 게이트 절연막을 사이에 두고 게이트 전극을 형성하고, 그것에 자기 정합적으로 상기 MOS 소자 형성 영역의 표층부에 선택적으로 MOS 소자의 드레인·소스용의 불순물 확산 영역을 형성하는 공정을 포함하는 것을 특징으로 한다.
본 발명의 반도체 장치의 제조 방법의 제2 양태는, 제1 도전형의 반도체층의 표층부에 선택적으로 트렌치 매립형의 소자 분리 영역을 형성하는 공정과, 상기 소자 분리 영역에 의해 둘러싸인 MOS 소자 형성 영역의 중앙부 위 및 상기 소자 분리 영역의 중앙부 위에 대응하여 개구를 갖는 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 필드 반전 방지 영역을 형성하기 위한 제1 도전형의 제1 불순물 이온을 상기 소자 분리 영역의 저면 바로 아래 부분의 깊이에 도달하도록 하는 가속 에너지로 주입하는 제1 이온 주입 공정과, 상기 레지스트 패턴을 마스크로 하여 MOS 소자의 임계값을 제어하기 위해서 제2 불순물 이온을 상기 소자 분리 영역을 통과하지 않는 정도의 가속 에너지로 주입하는 제2 이온 주입 공정과, 상기 반도체층의 표면 위에 게이트 절연막을 사이에 두고 게이트 전극을 형성하고, 그것에 자기 정합적으로 상기 MOS 소자 형성 영역의 표층부에 선택적으로 MOS 소자의 드레인·소스용의 불순물 확산 영역을 형성하는 공정을 포함하는 것을 특징으로 한다.
본 발명의 반도체 장치의 제조 방법의 제3 양태는, 제1 도전형의 반도체층의 표층부에 선택적으로 트렌치 매립형의 소자 분리 영역을 복수 형성하는 공정과, 상기 복수의 소자 분리 영역 중 일부의 소자 분리 영역의 중앙부 위로부터 해당 소자 분리 영역에 의해 둘러싼 제1 MOS 소자 형성 영역의 상부에 걸치는 범위에 대응하여 개구, 및 상기 복수의 소자 분리 영역 중 다른 일부의 소자 분리 영역의 중앙부 위와 해당 소자 분리 영역에 의해 둘러싸인 제2 MOS 소자 형성 영역의 중앙부 위에 대응하여 개구를 갖는 레지스트 패턴을 형성하고, 상기 레지스트 패턴을 마스크로 하여 필드 반전 방지 영역을 형성하기 위한 제1 도전형의 제1 불순물 이온을 상기 소자 분리 영역의 저면 바로 아래 부분의 깊이에 도달하도록 하는 가속 에너지로 주입하는 제1 이온 주입 공정과, 상기 레지스트 패턴을 마스크로 하여 MOS 소자의 임계값을 제어하기 위해서 제2 불순물 이온을 상기 소자 분리 영역을 통과하지 않는 정도의 가속 에너지로 주입하는 제2 이온 주입 공정과, 상기 반도체층의 표면 위에 게이트 절연막을 사이에 두고 게이트 전극을 형성하고, 그것에 자기 정합적으로 상기 MOS 소자 형성 영역의 표층부에 선택적으로 MOS 소자의 드레인·소스용의 불순물 확산 영역을 형성하는 공정을 포함하는 것을 특징으로 한다.
본 발명의 반도체 장치의 제1 양태는, 제1 도전형의 반도체층의 표층부에 선택적으로 형성된 트렌치 매립형의 소자 분리 영역과, 상기 제1 MOS 소자 형성 영역의 채널 영역에 MOS 소자의 임계값을 제어하기 위해서 제1 불순물 이온이 주입된 채널 이온 주입 영역과, 상기 소자 분리 영역의 중앙부로부터 상기 소자 분리 영역에 의해 둘러싸인 MOS 소자 형성 영역에 걸치는 범위에 대응하여 상기 소자 분리 영역의 저면 바로 아래 부분의 깊이에 제1 도전형의 제2 불순물 이온이 주입되어 형성된 필드 반전 방지 영역과, 상기 채널 영역의 표면 위에 게이트 절연막을 사이에 두고 형성된 게이트 전극과, 상기 게이트 전극에 자기 정합적으로 상기 MOS 소자 형성 영역의 표층부에 형성된 드레인·소스용의 불순물 확산 영역을 구비하는 것을 특징으로 한다.
본 발명의 반도체 장치의 제2 양태는, 반도체 기판의 후막(厚膜) 게이트 산화막 영역 내에 형성된 제1 MOS 트랜지스터와, 상기 후막 게이트 산화막 영역 내에서 상기 제1 트랜지스터의 소스와 드레인을 공유하도록 제1 트랜지스터에 인접하여 형성된 제2 MOS 트랜지스터와, 상기 제1 MOS 트랜지스터 및 제2 MOS 트랜지스터를 둘러싸도록 형성된 트렌치 매립형의 소자 분리 영역과, 상기 소자 분리 영역 내에서 상기 제1 MOS 트랜지스터에 인접하는 영역의 중앙부의 바로 아래 부분에 형성된 제1 필드 반전 방지 영역과, 상기 소자 분리 영역 내에서 상기 제2 MOS 트랜지스터에 인접하는 영역의 바로 아래 부분으로부터 해당 트랜지스터의 채널 영역의 하방부에 걸쳐 형성된 제2 필드 반전 방지 영역을 구비하는 것을 특징으로 한다.
이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
〈제1 실시예〉
제1 실시예에서는, 종래예와 마찬가지의 인핸스먼트(enhancement) 타입(이하, E 타입이라고 함)의 NMOSFET와 디프레션(depression) 타입(이하, D 타입이라고 함)의 NMOSFET를 1회의 PEP 공정으로 제조하는 예를 설명한다.
도 1의 (a) 내지 (c)는, 본 발명의 제1 실시예에 따른 반도체 장치의 MOSFET부의 제조 공정의 일례를 도시하는 단면도이다.
도 2는, 도 1의 (a) 내지 (c)에 도시한 공정에 의해 형성된 STI 및 그 저면 바로 아래 부분의 깊이 방향에서의 불순물 농도 프로파일의 일례를 도시한다.
다음으로, 도 1 내지 도 2를 참조하여 제1 실시예에 따른 반도체 장치의 제조 공정을 설명한다.
우선, 도 1의 (a)에 도시한 바와 같이, P형의 반도체 기판(반도체층)(10)의 표층부에 선택적으로 소자 분리 영역을 형성하기 위해서, 예를 들면 실리콘 산화막(SiO2막)을 얕게 매립함으로써 STI(11)를 형성한다.
다음으로, 이온 주입 마스크로 하여, MOSFFT 형성 영역(활성 영역) 위 및 STI(11)의 중앙부 위에 대응하여 개구부를 갖는 레지스트 패턴(12)을 PEP 공정에 의해 형성하고, 이것을 마스크로 하여 필드 반전 방지 영역을 형성하기 위한 STI의 중앙부 저면 바로 아래 부분과 동일 도전형의 제1 불순물 이온(예를 들면, 붕소 이온 B+)의 주입(필드 이온 주입)을 행한다. 이 경우, 고가속 에너지로 이온 주입을 행함으로써, 이 불순물 이온이 STI(11)를 통과하여, STI(11)의 중앙부 저면 바로 아래 부분에 달한다.
또, 이 필드 이온 주입 시에, 불순물 이온이 MOS 소자 형성 영역에 있어서 STI(11)의 중앙부 저면 바로 아래 부분에 대응하는 깊이의 하방부에 달하지만, 특별히 문제는 발생하지 않는다. 상기 불순물 이온은 후 공정의 어닐링에 의해 활성화되어 확산하여, 도 1의 (b)에 도시한 바와 같이 필드 반전 방지 영역(본 예에서는 P- 영역)(13) 및 MOS 소자 형성 영역의 하방부의 확산 영역(13a)이 된다.
다음으로, 도 1의 (b)에 도시한 바와 같이 상기 레지스트 패턴(12)을 마스크로 하여 D 타입의 NMOSFET의 임계값을 제어하기 위해서 제2 불순물 이온(예를 들면, 인 이온 P+)의 주입(채널 이온 주입)을 행한다. 이 경우, 제2 불순물 이온이 STI(11)를 통과하지 않는 정도의 저가속 에너지로 불순물 이온을 주입함으로써, MOS 소자 형성 영역에서는 기판 표층부(10a)에 주입되지만, STI(11)의 깊이 방향에서는 도 2에 도시한 바와 같이 N형의 불순물 농도가 표면 근방에서 높아지고, 내부를 향해서 점차 낮아지는 프로파일을 갖게 된다. 이 경우, N형의 불순물 농도의 피크는 STI(11) 내에 존재한다.
이 후, 도 1의 (c)에 도시한 바와 같이 레지스트 패턴(12)을 제거한 후, 기판(10) 위에 게이트 절연막(14)을 사이에 두고 게이트 전극(15)을 형성하고, 그것에 자기 정합적으로 MOS 소자 형성 영역의 표층부에 선택적으로 MOS 소자의 드레인·소스용의 불순물 확산 영역(본 예에서는 N+ 영역)(16)을 형성한다.
또, 상기한 바와 같이 채널 이온 주입을 행할 때, 저가속 에너지로 제2 불순물 이온을 주입함으로써, 이 제2 불순물 이온이 STI(11)를 통과하지는 않기(STI(11) 내에 머무르기) 때문에, 필드 반전 방지 영역(13)의 불순물 농도 프로파일에 영향을 미치지 않고, MOS 소자의 미세화에 수반하는 필드간 누설 전류의 증가나, MOS 소자의 접합 내압의 저하를 초래하지도 않아, 소자 분리 능력의 저하를 일으킬 우려는 없다.
즉, 상기한 바와 같이 형성되는 MOSFFT의 게이트 전압 Vg 대 드레인 전류 Id 특성을 시뮬레이션한 결과, 특성의 저하는 확인되지 않았다.
또, 임계값 제어용의 제2 불순물 이온은 STI(11)를 통과하지 않는 정도의 것이면, 임계값 제어용의 불순물 이온 종과 STI 중앙부 저면 바로 아래 부분의 불순물 이온 종이 서로 다른 것이어도 되고, 본 예와 같이, 제1 불순물 이온 종으로서 붕소, 제2 불순물 이온 종으로서 인을 이용할 수 있다.
상기한 바와 같은 제조 방법에 따르면, 예를 들면 30V 정도의 고내압계의 MOS 소자 형성 영역에 E 타입의 NMOSFET, 예를 들면 4V 정도의 저내압계의 MOS 소자 형성 영역에 D 타입의 NMOSFET를 형성하기 위해서, 채널 이온 주입과 필드 이온 주입을 1회의 PEP 공정으로 형성된 레지스트 패턴을 이용하여 실시할 수 있게 된다.
즉, 임계값이 서로 다른 MOS 소자의 그룹별로 필드 이온 주입과 채널 이온 주입을 1회의 PEP 공정으로 형성된 동일한 레지스트 패턴을 이용하여 실시할 수 있게 되므로, 종래 필요로 한 채널 이온 주입 전용의 레지스트 패턴의 형성/박리 공정을 삭감할 수 있어, 제조 비용을 억제할 수 있다.
〈제2 실시예〉
제2 실시예에서는, 종래예와 마찬가지의 E 타입의 NMOSFET와, 고내압의 D 타입의 NMOSFET와, 저내압의 D 타입의 NMOSFET를, 제1 실시예에 준하여 1회의 PEP 공정으로 제조한 예를 설명한다.
도 3의 (a)는 각 MOSFET의 패턴 레이아웃을 일부 투시하여 개략적으로 도시하는 평면도이다.
도 3의 (b)는 도 3의 (a)의 A-A선을 따라 취한 단면 구조의 일례를 도시한다.
도 3의 (a) 및 (b)에서, 참조 부호 10은 P형 반도체 기판(반도체층), 참조 부호 11은 STI, 참조 부호 14는 게이트 절연막, 참조 부호 15는 게이트 전극, 참조 부호 16은 드레인·소스용의 불순물 확산 영역(N+ 영역)이다. 참조 부호 13은 필드 반전 방지 영역(P- 영역), 참조 부호 13a는 MOS 소자 형성 영역의 하방부의 확산 영역으로, 각각의 평면 패턴을 도 3의 (a)에서 사선으로 도시한다.
여기서, 종래예와 마찬가지의 E 타입의 NMOSFET와 저내압의 D 타입의 NMOSFET는, 도 1의 (c)를 참조하여 상술한 제1 실시예와 마찬가지이다. 고내압의 D 타입의 NMOSFET는 저내압의 D 타입의 NMOSFET와 비교하여, 필드 이온 주입의 영역이 STI(11)의 중앙부 저면 바로 아래 부분 및 소자 형성 영역의 중앙부의 하방부에 설정되어 있다(즉, 필드 반전 방지 영역(13)과 드레인·소스용의 불순물 확산 영역(14)과의 사이에 갭이 있다)는 점이 다르고, 그 외에는 동일하다. 또, 저내압의 D 타입의 NMOSFET의 구조는 고내압의 D 타입의 NMOSFET의 구조보다 높은 임계값을 실현할 수 있다.
상기한 각 MOSFFT의 제조 공정에서 채널 이온 주입 및 필드 이온 주입의 이온 주입 마스크로서 사용되는 레지스트 패턴(도시 생략)은, E 타입의 NMOSFET의 형성 영역과 저내압의 D 타입의 NMOSFET의 형성 영역에서는, 도 1의 (a) 및 (b)를 참조하여 상술한 제1 실시예와 마찬가지이다. 그리고, 고내압의 D 타입의 NMOSFET의 형성 영역에서 사용되는 레지스트 패턴(도시 생략)은 그 필드 반전 방지 영역(P- 영역)(13)에 대응한 개구와, 소자 형성 영역의 중앙부의 하방부의 확산 영역(13a)에 대응한 개구를 갖는다.
이 때, 3종류의 MOSFET의 필드 이온 주입과 채널 이온 주입을 1회의 PEP 공정으로 형성된 레지스트 패턴을 이용하여 실시할 수 있게 되므로, 종래 필요로 한 채널 이온 주입 전용의 레지스트 패턴의 형성/박리 공정을 삭감할 수 있어, 제조 비용을 억제할 수 있게 된다.
〈제1 실시예의 변형예〉
상술한 제1 실시예에서, 저내압의 D 타입의 NMOSFET 대신에, 제2 실시예에서 설명한 바와 같은 고내압의 D 타입의 NMOSFET를 제조하도록, 즉 종래예와 마찬가지인 E 타입의 NMOSFET와 고내압의 D 타입의 NMOSFET를 1회의 PEP 공정으로 제조하도록 변경할 수도 있다. 이 경우에도, 상술한 제1 실시예와 마찬가지의 효과가 얻어진다.
〈제3 실시예〉
도 4의 (a)는, 내압이 서로 다른 2개의 D 타입 NMOSFET가 캐스케이드 접속된 등가 회로를 도시한다.
여기서는, 고내압의 D 타입 NMOSFET(41)의 드레인에, 예를 들면 30V 정도의 고전압이 인가되고, 저내압의 D 타입 NMOSFET(42)의 소스 영역에, 예를 들면 1.5V 정도의 저전압이 인가되는 경우에, 각각의 게이트에 0V의 바이어스가 인가된 상태 에서 고전압으로부터 저전압을 향하여 흐르는 전류를 차단하는 모습을 나타내고 있다.
도 4의 (b)는, 도 4의 (a)에 도시한 회로를 실현하기 위해서, 고내압 NMOSFET 형성 영역 내에 고내압의 D 타입 NMOSFET(41)와 저내압의 D 타입 NM0SFET(42)가 인접하도록 형성한 평면 패턴의 일례를 도시한다.
도 4의 (b)에서, 참조 부호 151은 고내압 NMOSFET(41)의 게이트 전극, 참조 부호 161은 고내압 NMOSFET의 드레인 영역, 참조 부호 162는 고내압 NMOSFET(41)의 소스 영역과 저내압 NMOSFET(42)의 드레인 영역을 겸하는 영역, 참조 부호 152는 저내압 NMOSFET(42)의 게이트 전극, 참조 부호 163은 저내압 NMOSFET(42)의 소스 영역이다.
고내압 NMOSFET(41)는, 도 4의 (b)에 사선으로 나타내는 영역(131)과 같이 STI(11)의 중앙부의 저면 바로 아래 부분에서 그 드레인·소스 영역으로부터 떨어진 위치에 필드 이온 주입이 행해지고 있다. 이에 대하여, 저내압 NMOSFFT(42)는, 도 4의 (b)에 사선으로 나타내는 영역(132)과 같이 STI(11)의 저면 바로 아래 부분에서 그 드레인·소스 영역에 인접하는 위치에 필드 이온 주입이 행해지고 있다.
또, 도 4의 (a)에 도시한 회로를 실현하는 종래의 공정은, 후막 게이트 산화막 영역에 고내압의 D 타입 NMOSFET를 형성하는 공정과, 박막 게이트 산화막에 저내압의 D 타입 NMOSFFT를 형성하는 공정을 별도로 실시하여, 고내압 NMOSFET의 소스 영역과 저내압 NMOSFET의 드레인 영역과의 사이를 배선으로 접속하고 있었다.
이에 대하여, 도 4의 (b)에 도시한 패턴을 실현하면, PFP 공정의 삭감 및 점 유 영역(패턴 점유 면적)을 축소할 수 있게 된다.
상술한 바와 같이 본 발명에 따르면, PEP 공정 수를 삭감하여, 제조 비용을 저감할 수 있는 반도체 장치의 제조 방법 및 그에 따라 제조된 반도체 장치를 제공할 수 있다.
또한, 본 발명의 반도체 장치에 따르면, 캐스케이드 접속 상태에서 인접하는 고내압계의 MOS 트랜지스터와 저내압계의 MOS 트랜지스터의 점유 영역을 저감할 수 있다.

Claims (11)

  1. 제1 MOS 소자를 형성하기 위한 제1 영역 및 상기 제1 MOS 소자와는 종류가 다른 제2 MOS 소자를 형성하기 위한 제2 영역을 포함하는 제1 도전형의 반도체층의 표층부에, 선택적으로 트렌치 매립형의 소자 분리 영역을 상기 제1 영역 및 상기 제2 영역에 각각 형성하는 공정과,
    상기 제1 영역에 있어서는 상기 소자 분리 영역의 중앙부에 대응하는 개구를 포함하고, 상기 제2 영역에 있어서는 상기 소자 분리 영역의 중앙부로부터 상기 소자 분리 영역에 의해 둘러싸인 MOS 소자 형성 영역의 상부에 걸친 범위에 대응하는 개구를 포함하는 레지스트 패턴을 형성하는 공정과,
    이 레지스터 패턴을 마스크로 하여 필드 반전 방지 영역을 형성하기 위한 제1 도전형의 제1 불순물 이온을, 상기 소자 분리 영역의 저면 바로 아래 부분의 깊이에 도달하도록 하는 가속 에너지로 주입하는 제1 이온 주입 공정과,
    상기 레지스트 패턴을 마스크로 하여 MOS 소자의 임계값을 제어하기 위해서 제2 불순물 이온을 상기 소자 분리 영역을 통과하지 않는 가속 에너지로 주입하는 제2 이온 주입 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 불순물 이온과 상기 제2 불순물 이온은, 이온 종이 서로 다른 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 제1 도전형은 P형이고, 상기 제1 불순물 이온 종은 붕소, 제2 불순물 이온 종은 인인 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 제2 이온 주입 공정 후에, 상기 반도체층의 표면 위에 게이트 절연막을 사이에 두고 게이트 전극을 형성하는 공정과,
    상기 게이트 전극에 자기 정합적으로 상기 MOS 소자 형성 영역의 표층부에 선택적으로 MOS 소자의 드레인·소스용의 불순물 확산 영역을 형성하는 공정
    을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1 MOS 소자를 형성하기 위한 제1 영역 및 상기 제1 MOS 소자와는 종류가 다른 제2 MOS 소자를 형성하기 위한 제2 영역을 포함하는 제1 도전형의 반도체 기판의 위에 게이트 절연막을 형성하는 공정과,
    이 게이트 절연막 위에 다결정 실리콘층을 형성하는 공정과,
    이 다결정 실리콘층, 상기 게이트 절연막 및 상기 반도체 기판을 선택적으로 에칭해서, 상기 반도체 기판의 상기 제1 영역 및 제2 영역 각각에 트렌치를 형성하는 공정과,
    상기 트렌치에 절연막을 매립하여, 상기 제1 영역 및 제2 영역에 소자 분리 영역을 형성하는 공정과,
    상기 제1 영역에 있어서는 상기 소자 분리 영역의 중앙부에 대응하는 개구를 포함하고, 상기 제2 영역에 있어서는 상기 소자 분리 영역의 중앙부로부터 상기 소자 분리 영역에 의해 둘러싸인 MOS 소자 형성 영역의 상부에 걸친 범위에 대응하는 개구를 포함하는 레지스트 패턴을 형성하는 공정과,
    이 레지스터 패턴을 마스크로 하여 필드 반전 방지 영역을 형성하기 위한 제1 도전형의 제1 불순물 이온을, 상기 소자 분리 영역의 저면 바로 아래 부분의 깊이에 도달하도록 하는 가속 에너지로 주입하는 제1 이온 주입 공정과,
    상기 레지스트 패턴을 마스크로 하여 MOS 소자의 임계값을 제어하기 위해서 제2 불순물 이온을 상기 소자 분리 영역을 통과하지 않는 가속 에너지로 주입하는 제2 이온 주입 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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  11. 제1 MOS 소자를 형성하기 위한 제1 영역 및 상기 제1 MOS 소자와는 종류가 다른 제2 MOS 소자를 형성하기 위한 제2 영역을 포함하는 제1 도전형의 반도체층의 표층부에, 상기 제1 영역에 있어서는 제1 폭의 제1 개구를 포함하고 상기 제2 영역에 있어서는 제1 폭보다 넓은 제2 폭의 제2 개구를 포함하는 레지스트 패턴을 형성하는 공정과,
    이 레지스터 패턴을 마스크로 하여, 필드 반전 방지 영역을 형성하기 위한 제1 도전형의 제1 불순물 이온을, 제1 깊이로 주입하는 제1 이온 주입 공정과,
    상기 레지스트 패턴을 마스크로 하여, MOS 소자의 임계값을 제어하기 위해서 제2 불순물 이온을 상기 제1 깊이보다 작은 제2 깊이로 주입하는 제2 이온 주입 공정과,
    열처리에 의해, 상기 제1 불순물 이온이 주입된 영역을 활성화해서 제1 활성화 영역을 형성하는 것과 함께, 상기 제2 불순물 이온이 주입된 영역을 활성화해서 제2 활성화 영역을 형성하는 공정과,
    상기 제1 영역 및 상기 제2 영역 각각에 트렌치를 형성하는 공정이 있고, 상기 제1 영역에 있어서는 트렌치의 저면 중앙부 바로 아래에 상기 제1 활성화 영역이 위치하도록 트렌치를 형성하고, 상기 제2 영역에는 있어서는 트렌치의 저면 중앙부 바로 아래에 상기 제2 활성화 영역의 측단부가 위치하고 또한 트렌치 사이에 제2 활성화 영역이 위치하도록 트렌치를 형성하는 공정과,
    상기 각 트렌치에 절연막을 매립, 소자 분리 영역을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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