JPH08227936A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH08227936A JPH08227936A JP7032489A JP3248995A JPH08227936A JP H08227936 A JPH08227936 A JP H08227936A JP 7032489 A JP7032489 A JP 7032489A JP 3248995 A JP3248995 A JP 3248995A JP H08227936 A JPH08227936 A JP H08227936A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】工程数が少なくかつ、リーク電流を抑制した半
導体装置及びその製造方法を得る。 【構成】Ｐ型のシリコン基板１上に素子分離領域として
のフィールド酸化膜２を形成したのち、素子領域６内に
Ｎ型のソース・ドレイン拡散層３を形成する。次でソー
ス・ドレイン拡散層３をマスクして、加速エネルギーを
変えてボロンをイオン注入しフィールド酸化膜下とリー
クガード領域下に延在するチャネルストッパー領域５と
浅いリークガード領域７を形成する。
導体装置及びその製造方法を得る。 【構成】Ｐ型のシリコン基板１上に素子分離領域として
のフィールド酸化膜２を形成したのち、素子領域６内に
Ｎ型のソース・ドレイン拡散層３を形成する。次でソー
ス・ドレイン拡散層３をマスクして、加速エネルギーを
変えてボロンをイオン注入しフィールド酸化膜下とリー
クガード領域下に延在するチャネルストッパー領域５と
浅いリークガード領域７を形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、特にＮチャネル（ｃｈ）トランジスタのリ
ークガード領域を有する半導体装置及びその製造方法に
関する。
方法に関し、特にＮチャネル（ｃｈ）トランジスタのリ
ークガード領域を有する半導体装置及びその製造方法に
関する。
【０００２】
【従来の技術】半導体装置の高集積化、高速化に伴い、
リーク電流は無視できない問題となっている。また、宇
宙空間等の放射線環境の厳しい状況で使用する場合にお
いて、リーク電流を如何に低減するかが最重要の課題で
ある。Ｎｃｈトランジスタにおいては、Ｐ+ 層領域を用
いて半導体装置の耐放射線性を向上させリーク電流を低
減する為に以下の２つの対策が適用されている。第１に
素子間リーク電流を低減するために、素子分離領域にお
ける素子分離膜を貫通するエネルギーでチャネルストッ
パー領域を設ける。例えば、加速エネルギーを１００〜
１８０ｋｅＶとしてボロンを濃度５×１０13〜５×１０
14ｃｍ-2打ち込めば、厚さ４００〜６００ｎｍのフィー
ルド酸化膜下にチャネルストッパー領域が形成できる。
リーク電流は無視できない問題となっている。また、宇
宙空間等の放射線環境の厳しい状況で使用する場合にお
いて、リーク電流を如何に低減するかが最重要の課題で
ある。Ｎｃｈトランジスタにおいては、Ｐ+ 層領域を用
いて半導体装置の耐放射線性を向上させリーク電流を低
減する為に以下の２つの対策が適用されている。第１に
素子間リーク電流を低減するために、素子分離領域にお
ける素子分離膜を貫通するエネルギーでチャネルストッ
パー領域を設ける。例えば、加速エネルギーを１００〜
１８０ｋｅＶとしてボロンを濃度５×１０13〜５×１０
14ｃｍ-2打ち込めば、厚さ４００〜６００ｎｍのフィー
ルド酸化膜下にチャネルストッパー領域が形成できる。
【０００３】第２にＮ−ｃｈＭＯＳトランジスタのソー
ス−ドレイン間リークを低減するために、ソース・ドレ
イン拡散層と素子分離領域の間の領域、すなわちソース
・ドレイン端部の領域にリークガード領域を形成する。
具体的な形成方法としては、加速エネルギーを２０〜５
０ｋｅＶとしてボロンを濃度５×１０12〜５×１０13ｃ
ｍ-2注入する。以下これらの方法を図４を用いて説明す
る。
ス−ドレイン間リークを低減するために、ソース・ドレ
イン拡散層と素子分離領域の間の領域、すなわちソース
・ドレイン端部の領域にリークガード領域を形成する。
具体的な形成方法としては、加速エネルギーを２０〜５
０ｋｅＶとしてボロンを濃度５×１０12〜５×１０13ｃ
ｍ-2注入する。以下これらの方法を図４を用いて説明す
る。
【０００４】まず図４（ａ）に示すように、シリコン基
板１上に窒化膜マスクを用いて熱酸化することでフィー
ルド酸化膜２を４５０ｎｍの厚さに形成する。その後、
フォトレジスト膜をマスクとし５価の不純物（Ａｓや
Ｐ）をイオン注入することでソース・ドレイン拡散層３
を形成する。次で素子領域を覆うフォトレジスト膜４Ａ
を形成したのち、第１ボロン注入（加速エネルギー：１
２０ｋｅＶ、濃度１×１０14ｃｍ-2）を行ないＰ+ 型の
チャネルストッパー領域５Ａをフィールド酸化膜２の下
に形成する。
板１上に窒化膜マスクを用いて熱酸化することでフィー
ルド酸化膜２を４５０ｎｍの厚さに形成する。その後、
フォトレジスト膜をマスクとし５価の不純物（Ａｓや
Ｐ）をイオン注入することでソース・ドレイン拡散層３
を形成する。次で素子領域を覆うフォトレジスト膜４Ａ
を形成したのち、第１ボロン注入（加速エネルギー：１
２０ｋｅＶ、濃度１×１０14ｃｍ-2）を行ないＰ+ 型の
チャネルストッパー領域５Ａをフィールド酸化膜２の下
に形成する。
【０００５】次に、図４（ｂ）に示すように、フォトレ
ジスト膜４Ａを除去したのち、新たにソース・ドレイン
表面とその周辺部及びフィールド酸化膜２を覆うフォト
レジスト膜４Ｂを形成する。次でこのフォトレジスト膜
４Ｂをマスクとし、ソース・ドレイン拡散層端部とフィ
ールド酸化膜２間の領域に第２のボロン注入（加速エネ
ルギー：４０ｋｅＶ、濃度：１×１０13ｃｍ-2）を行な
いＰ+ 型のリークガード領域７Ａを形成する。次で図４
（ｃ）に示すように、フォトレジスト膜４Ｂを除去す
る。
ジスト膜４Ａを除去したのち、新たにソース・ドレイン
表面とその周辺部及びフィールド酸化膜２を覆うフォト
レジスト膜４Ｂを形成する。次でこのフォトレジスト膜
４Ｂをマスクとし、ソース・ドレイン拡散層端部とフィ
ールド酸化膜２間の領域に第２のボロン注入（加速エネ
ルギー：４０ｋｅＶ、濃度：１×１０13ｃｍ-2）を行な
いＰ+ 型のリークガード領域７Ａを形成する。次で図４
（ｃ）に示すように、フォトレジスト膜４Ｂを除去す
る。
【０００６】
【発明が解決しようとする課題】上述したように従来の
リーク電流低減方法では、２回のレジスト工程を用いて
チャネルストッパー領域とリークガード領域を形成して
いるために、工程数及びコストが増大するという問題が
ある。
リーク電流低減方法では、２回のレジスト工程を用いて
チャネルストッパー領域とリークガード領域を形成して
いるために、工程数及びコストが増大するという問題が
ある。
【０００７】本発明の目的は、耐放射線性やリーク電流
の低減性を変えることなく製造工程を少くできる半導体
装置及びその製造方法を提供することにある。
の低減性を変えることなく製造工程を少くできる半導体
装置及びその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】第１の発明の半導体装置
は、半導体基板上に形成されたフィールド酸化膜と、こ
のフィールド酸化膜により区画された素子領域と、この
素子領域に形成されたソース・ドレイン拡散層と、この
ソース・ドレイン拡散層と前記フィールド酸化膜間の前
記素子領域に形成された浅いＰ型不純物拡散層からなる
少くとも１つのリークガード領域と、前記フィールド酸
化膜の下面から前記リークガード領域下部の全体にわた
って形成されたチャネルストッパー領域とを含むことを
特徴とするものである。
は、半導体基板上に形成されたフィールド酸化膜と、こ
のフィールド酸化膜により区画された素子領域と、この
素子領域に形成されたソース・ドレイン拡散層と、この
ソース・ドレイン拡散層と前記フィールド酸化膜間の前
記素子領域に形成された浅いＰ型不純物拡散層からなる
少くとも１つのリークガード領域と、前記フィールド酸
化膜の下面から前記リークガード領域下部の全体にわた
って形成されたチャネルストッパー領域とを含むことを
特徴とするものである。
【０００９】第２の発明の半導体装置の製造方法は、半
導体基板上に選択酸化法によりフィールド酸化膜を形成
し素子領域と素子分離領域とを区画する工程と、前記素
子領域内に選択的にＮ型不純物を導入しソース・ドレイ
ン拡散層を形成する工程と、前記ソース・ドレイン拡散
層表面及びその周辺部をフォトレジスト膜で覆ったのち
異なる加速エネルギーでＰ型不純物をイオン注入し、前
記ソース・ドレイン拡散層と前記フィールド酸化膜間の
前記素子領域に浅い不純物拡散層からなる少くとも１つ
のリークガード領域を形成すると共に、このリークガー
ド領域と前記フィールド酸化膜の下に深い不純物拡散層
からなるチャネルストッパー領域を形成する工程とを含
むことを特徴とするものである。
導体基板上に選択酸化法によりフィールド酸化膜を形成
し素子領域と素子分離領域とを区画する工程と、前記素
子領域内に選択的にＮ型不純物を導入しソース・ドレイ
ン拡散層を形成する工程と、前記ソース・ドレイン拡散
層表面及びその周辺部をフォトレジスト膜で覆ったのち
異なる加速エネルギーでＰ型不純物をイオン注入し、前
記ソース・ドレイン拡散層と前記フィールド酸化膜間の
前記素子領域に浅い不純物拡散層からなる少くとも１つ
のリークガード領域を形成すると共に、このリークガー
ド領域と前記フィールド酸化膜の下に深い不純物拡散層
からなるチャネルストッパー領域を形成する工程とを含
むことを特徴とするものである。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１（ａ），（ｂ）は本発明の第１の実施
例の平面図及びＡ−Ａ線断面図、図２（ａ），（ｂ）は
第１の実施例の製造方法を説明する為の半導体チップの
断面図であり、本発明をＮＭＯＳトランジスタに適用し
た場合を示す。以下製造方法と共に説明する。
て説明する。図１（ａ），（ｂ）は本発明の第１の実施
例の平面図及びＡ−Ａ線断面図、図２（ａ），（ｂ）は
第１の実施例の製造方法を説明する為の半導体チップの
断面図であり、本発明をＮＭＯＳトランジスタに適用し
た場合を示す。以下製造方法と共に説明する。
【００１１】まず図１（ａ）及び図２（ａ）に示すよう
に、Ｐ型のシリコン基板１上に窒化膜をマスクとする選
択酸化法により厚さ４００〜６００ｎｍのフィールド酸
化膜２を形成し、素子領域６を区画する。次でこのフィ
ールド酸化膜２を覆うようにフォトレジスト膜からなる
マスクを形成し、ヒ素（Ａｓ）をイオン注入して素子領
域６内にＮ型のソース・ドレイン拡散層３を形成する。
次で、このマスクを除去したのち、このソース・ドレイ
ン拡散層３表面及びその周辺部を覆うフォトレジスト膜
４を形成する。
に、Ｐ型のシリコン基板１上に窒化膜をマスクとする選
択酸化法により厚さ４００〜６００ｎｍのフィールド酸
化膜２を形成し、素子領域６を区画する。次でこのフィ
ールド酸化膜２を覆うようにフォトレジスト膜からなる
マスクを形成し、ヒ素（Ａｓ）をイオン注入して素子領
域６内にＮ型のソース・ドレイン拡散層３を形成する。
次で、このマスクを除去したのち、このソース・ドレイ
ン拡散層３表面及びその周辺部を覆うフォトレジスト膜
４を形成する。
【００１２】次に図２（ｂ）に示すように、フォトレジ
スト膜４をマスクとし、加速エネルギー：１００〜１８
０ｋｅＶ，濃度：５×１０13〜５×１０14ｃｍ-2の条件
でボロンイオン９を注入し、フィールド酸化膜２の下面
から素子領域６内へ深く延びるＰ+ 型のチャネルストッ
パ領域５を形成する。
スト膜４をマスクとし、加速エネルギー：１００〜１８
０ｋｅＶ，濃度：５×１０13〜５×１０14ｃｍ-2の条件
でボロンイオン９を注入し、フィールド酸化膜２の下面
から素子領域６内へ深く延びるＰ+ 型のチャネルストッ
パ領域５を形成する。
【００１３】次に同じフォトレジスト膜４をマスクと
し、加速エネルギー：２０〜５０ｋｅＶ，濃度：５×１
０12〜５×１０13ｃｍ-2の条件で第２のボロンイオンを
注入し、図１（ａ），（ｂ）に示したように、ソース・
ドレイン領域３とフィールド酸化膜２との間にＰ+ 型の
浅いリークガード領域７を形成する。次でフォトレジス
ト膜４を除去する。尚、チャネルストッパー領域５とリ
ークガード領域７は、どちらを先に形成してもよい。
し、加速エネルギー：２０〜５０ｋｅＶ，濃度：５×１
０12〜５×１０13ｃｍ-2の条件で第２のボロンイオンを
注入し、図１（ａ），（ｂ）に示したように、ソース・
ドレイン領域３とフィールド酸化膜２との間にＰ+ 型の
浅いリークガード領域７を形成する。次でフォトレジス
ト膜４を除去する。尚、チャネルストッパー領域５とリ
ークガード領域７は、どちらを先に形成してもよい。
【００１４】このように第１の実施例によれば、同じフ
ォトレジスト膜４をマスクとしてチャネルストッパー領
域５とリークガード領域７とを形成できる為、従来より
マスクの形成工程を減らすことができる。
ォトレジスト膜４をマスクとしてチャネルストッパー領
域５とリークガード領域７とを形成できる為、従来より
マスクの形成工程を減らすことができる。
【００１５】図３は本発明の第２の実施例の断面図であ
り、図１に示した第１の実施例と異なる所は、リークガ
ード領域７の下に更に第２リークガード領域８を設けた
ことである。
り、図１に示した第１の実施例と異なる所は、リークガ
ード領域７の下に更に第２リークガード領域８を設けた
ことである。
【００１６】すなわち、図２（ａ），（ｂ）で説明した
第１の実施例と同様にして、シリコン基板１上にフィー
ルド酸化膜２，ソース・ドレイン領域３及びフォトレジ
スト膜４を形成したのち、第１及び第２のボロンのイオ
ン注入により深いチャネルストッパ領域５と浅いリーク
ガード領域７を形成する。
第１の実施例と同様にして、シリコン基板１上にフィー
ルド酸化膜２，ソース・ドレイン領域３及びフォトレジ
スト膜４を形成したのち、第１及び第２のボロンのイオ
ン注入により深いチャネルストッパ領域５と浅いリーク
ガード領域７を形成する。
【００１７】次にこのフォトレジスト膜４をマスクと
し、加速エネルギー：５０〜１００ｋｅＶ，濃度：１×
１０13〜５×１０14ｃｍ-2の条件で第３のボロンのイオ
ン注入を行ない、図３に示したように、チャネルストッ
パ領域５とリークガード領域７の間に、第２リークガー
ド領域８を形成する。
し、加速エネルギー：５０〜１００ｋｅＶ，濃度：１×
１０13〜５×１０14ｃｍ-2の条件で第３のボロンのイオ
ン注入を行ない、図３に示したように、チャネルストッ
パ領域５とリークガード領域７の間に、第２リークガー
ド領域８を形成する。
【００１８】このように形成された第２の実施例は、リ
ークガード領域が２重に形成されている為、第１の実施
例に比べリーク電流をより低減することができる。例え
ば、放射線量が３×１０2 Ｇｙ（Ｓｉ）の場合、第１の
実施例よりもリーク電流を２桁低減することができる。
ークガード領域が２重に形成されている為、第１の実施
例に比べリーク電流をより低減することができる。例え
ば、放射線量が３×１０2 Ｇｙ（Ｓｉ）の場合、第１の
実施例よりもリーク電流を２桁低減することができる。
【００１９】
【発明の効果】以上説明したように本発明は、ソース・
ドレイン拡散層表面とその周辺部を覆うフォトレジスト
膜をマスクとし、異なる加速エネルギーでＰ型不純物を
イオン注入し、浅いリークガード領域とフィールド酸化
膜の下面からリークガード領域の下部全体に延在するチ
ャネルストッパー領域を形成することにより、工程数を
少なくし、しかも耐放射線性を有しリーク電流の低減さ
れた半導体装置及びその製造方法が得られるという効果
がある。
ドレイン拡散層表面とその周辺部を覆うフォトレジスト
膜をマスクとし、異なる加速エネルギーでＰ型不純物を
イオン注入し、浅いリークガード領域とフィールド酸化
膜の下面からリークガード領域の下部全体に延在するチ
ャネルストッパー領域を形成することにより、工程数を
少なくし、しかも耐放射線性を有しリーク電流の低減さ
れた半導体装置及びその製造方法が得られるという効果
がある。
【図１】本発明の第１の実施例の平面図及びＡ−Ａ線断
面図。
面図。
【図２】第１の実施例の製造方法を説明する為の半導体
チップの断面図。
チップの断面図。
【図３】本発明の第２の実施例の断面図。
【図４】従来例を説明する為の半導体チップの断面図。
１ シリコン基板 ２ フィールド酸化膜 ３ ソース・ドレイン拡散層 ４，４Ａ，４Ｂ フォトレジスト膜 ５，５Ａ チャネルストッパー領域 ６ 素子領域 ７，７Ａ リークガード領域 ８ 第２リークガード領域 ９，９Ａ，９Ｂ ボロンイオン
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/08 ３３１ Ｈ０１Ｌ 21/94 Ａ
Claims (2)
- 【請求項１】 半導体基板上に形成されたフィールド酸
化膜と、このフィールド酸化膜により区画された素子領
域と、この素子領域に形成されたソース・ドレイン拡散
層と、このソース・ドレイン拡散層と前記フィールド酸
化膜間の前記素子領域に形成された浅いＰ型不純物拡散
層からなる少くとも１つのリークガード領域と、前記フ
ィールド酸化膜の下面から前記リークガード領域下部の
全体にわたって形成されたチャネルストッパー領域とを
含むことを特徴とする半導体装置。 - 【請求項２】 半導体基板上に選択酸化法によりフィー
ルド酸化膜を形成し素子領域と素子分離領域とを区画す
る工程と、前記素子領域内に選択的にＮ型不純物を導入
しソース・ドレイン拡散層を形成する工程と、前記ソー
ス・ドレイン拡散層表面及びその周辺部をフォトレジス
ト膜で覆ったのち異なる加速エネルギーでＰ型不純物を
イオン注入し、前記ソース・ドレイン拡散層と前記フィ
ールド酸化膜間の前記素子領域に浅い不純物拡散層から
なる少くとも１つのリークガード領域を形成すると共
に、このリークガード領域と前記フィールド酸化膜の下
に深い不純物拡散層からなるチャネルストッパー領域を
形成する工程とを含むことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7032489A JP2751853B2 (ja) | 1995-02-21 | 1995-02-21 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7032489A JP2751853B2 (ja) | 1995-02-21 | 1995-02-21 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08227936A true JPH08227936A (ja) | 1996-09-03 |
| JP2751853B2 JP2751853B2 (ja) | 1998-05-18 |
Family
ID=12360411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7032489A Expired - Lifetime JP2751853B2 (ja) | 1995-02-21 | 1995-02-21 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2751853B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000040798A (ja) * | 1998-05-19 | 2000-02-08 | Nec Corp | 半導体装置及びその製造方法 |
| US6320245B1 (en) | 1998-05-19 | 2001-11-20 | Nec Corporation | Radiation-hardened semiconductor device |
| KR100707900B1 (ko) * | 2003-03-10 | 2007-04-13 | 가부시끼가이샤 도시바 | 반도체 장치의 제조 방법 |
| JPWO2019244465A1 (ja) * | 2018-06-21 | 2020-09-24 | 三菱電機株式会社 | 半導体素子の信頼性評価装置および半導体素子の信頼性評価方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06334032A (ja) * | 1993-03-23 | 1994-12-02 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
1995
- 1995-02-21 JP JP7032489A patent/JP2751853B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06334032A (ja) * | 1993-03-23 | 1994-12-02 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000040798A (ja) * | 1998-05-19 | 2000-02-08 | Nec Corp | 半導体装置及びその製造方法 |
| US6320245B1 (en) | 1998-05-19 | 2001-11-20 | Nec Corporation | Radiation-hardened semiconductor device |
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| JPWO2019244465A1 (ja) * | 2018-06-21 | 2020-09-24 | 三菱電機株式会社 | 半導体素子の信頼性評価装置および半導体素子の信頼性評価方法 |
| CN112334783A (zh) * | 2018-06-21 | 2021-02-05 | 三菱电机株式会社 | 半导体元件的可靠性评价装置和半导体元件的可靠性评价方法 |
| US11808801B2 (en) | 2018-06-21 | 2023-11-07 | Mitsubishi Electric Corporation | Semiconductor device reliability evaluation apparatus and semiconductor device reliability evaluation method |
| CN112334783B (zh) * | 2018-06-21 | 2024-03-22 | 三菱电机株式会社 | 半导体元件的可靠性评价装置和半导体元件的可靠性评价方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2751853B2 (ja) | 1998-05-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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