JPH07201844A - 半導体集積回路の形成方法 - Google Patents
半導体集積回路の形成方法Info
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- JPH07201844A JPH07201844A JP6273098A JP27309894A JPH07201844A JP H07201844 A JPH07201844 A JP H07201844A JP 6273098 A JP6273098 A JP 6273098A JP 27309894 A JP27309894 A JP 27309894A JP H07201844 A JPH07201844 A JP H07201844A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【目的】 ｎ型ウェルとｐ型ウェルの間の酸化物層の厚
さの差を減少するような半導体集積回路の形成方法を提
供することである。 【構成】 本発明の方法によれば、基板１３の第１部分
１２に垂直に第１導電型（ｐ）のドーパント種（１７）
を注入し、この第１部分の上に第１材料層（１３，１
９）を形成する。その後、第２の導電型（ｎ）のドーパ
ント種（２１）を基板の第２部分に傾斜して（垂直でな
く）注入する。この第１材料層は、第２導電型のドーパ
ントをほとんど吸収する。第１導電型の領域が基板の第
１部分（３１）に形成され、第２導電型の領域が基板の
第２部分（３３）に形成される。その後、トランジスタ
をこの第１領域と第２領域のそれぞれに形成する。
さの差を減少するような半導体集積回路の形成方法を提
供することである。 【構成】 本発明の方法によれば、基板１３の第１部分
１２に垂直に第１導電型（ｐ）のドーパント種（１７）
を注入し、この第１部分の上に第１材料層（１３，１
９）を形成する。その後、第２の導電型（ｎ）のドーパ
ント種（２１）を基板の第２部分に傾斜して（垂直でな
く）注入する。この第１材料層は、第２導電型のドーパ
ントをほとんど吸収する。第１導電型の領域が基板の第
１部分（３１）に形成され、第２導電型の領域が基板の
第２部分（３３）に形成される。その後、トランジスタ
をこの第１領域と第２領域のそれぞれに形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の製造
方法に関する。
方法に関する。
【０００２】
【従来技術の説明】半導体集積回路が使用されるにつれ
て、ＣＭＯＳの人気が高まっている。多くのＣＭＯＳ集
積回路は、シリコン基板にｐ型ウェル領域を形成し、残
りの場所にｎ型ウェル領域を形成する。このような一般
的なプロセスは、例えば、ｎ型ウェルを形成しながら他
のｐ型ウェルをマスクするような厚い酸化物を用いてい
る。この両方のウェルが形成された後、この厚い酸化物
領域は除去される。ところが、都合の悪いことに、この
酸化物領域の厚さは、ｎ型ウェルとｐ型ウェルの間で大
きく異なっている。このような異なった厚さは、最終の
集積回路で、粗い凸凹した表面が形成される。さらに、
このような厚さの差は、後続のリソグラフステップにお
いて、焦点を合わせる際、問題が発生する。
て、ＣＭＯＳの人気が高まっている。多くのＣＭＯＳ集
積回路は、シリコン基板にｐ型ウェル領域を形成し、残
りの場所にｎ型ウェル領域を形成する。このような一般
的なプロセスは、例えば、ｎ型ウェルを形成しながら他
のｐ型ウェルをマスクするような厚い酸化物を用いてい
る。この両方のウェルが形成された後、この厚い酸化物
領域は除去される。ところが、都合の悪いことに、この
酸化物領域の厚さは、ｎ型ウェルとｐ型ウェルの間で大
きく異なっている。このような異なった厚さは、最終の
集積回路で、粗い凸凹した表面が形成される。さらに、
このような厚さの差は、後続のリソグラフステップにお
いて、焦点を合わせる際、問題が発生する。
【０００３】
【発明が解決しようとする課題】したがって、本発明の
目的は、ｎ型ウェルとｐ型ウェルの間の厚さの差を減少
するような半導体集積回路の形成方法を提供することで
ある。
目的は、ｎ型ウェルとｐ型ウェルの間の厚さの差を減少
するような半導体集積回路の形成方法を提供することで
ある。
【０００４】
【課題を解決するための手段】本発明の方法によれば、
基板の第１部分に垂直に第１導電型のドーパント種を注
入し、この第１部分の上に第１材料層を形成する。その
後、第２の導電型のドーパント種を基板の第２部分に傾
斜して（垂直方向からでなく）注入する。この第１材料
層は、第２導電型のドーパントをほとんど吸収する。第
１導電型の領域が基板の第１部分に形成され、第２導電
型の領域が基板の第２部分に形成される。その後、異な
る型のトランジスタをこの第１領域と第２領域のそれぞ
れに形成する。
基板の第１部分に垂直に第１導電型のドーパント種を注
入し、この第１部分の上に第１材料層を形成する。その
後、第２の導電型のドーパント種を基板の第２部分に傾
斜して（垂直方向からでなく）注入する。この第１材料
層は、第２導電型のドーパントをほとんど吸収する。第
１導電型の領域が基板の第１部分に形成され、第２導電
型の領域が基板の第２部分に形成される。その後、異な
る型のトランジスタをこの第１領域と第２領域のそれぞ
れに形成する。
【０００５】
【実施例】図１において、基板１１は、例えば、シリコ
ン製、ドープしたシリコン製、エピタキシャルシリコン
製、の何れでもよい。一般的に、基板とは、その上に様
々な材料の層が形成される母材を意味する。スクリーン
酸化物層１３は、約１００オングストローム（以下Ａと
称する）の厚さを有する。このスクリーン酸化物層１３
は、５０Ａでもよい。従来の設計においては、このスク
リーン酸化物層１３は、約１０００Ａの厚さを有してい
た。
ン製、ドープしたシリコン製、エピタキシャルシリコン
製、の何れでもよい。一般的に、基板とは、その上に様
々な材料の層が形成される母材を意味する。スクリーン
酸化物層１３は、約１００オングストローム（以下Ａと
称する）の厚さを有する。このスクリーン酸化物層１３
は、５０Ａでもよい。従来の設計においては、このスク
リーン酸化物層１３は、約１０００Ａの厚さを有してい
た。
【０００６】この基板１１上にスクリーン酸化物層１３
が形成され、このスクリーン酸化物層１３の一部の上に
窒化シリコン層１８が形成され、さらに、その窒化シリ
コン層１８の一部にパターン化フォトレジスト材料層１
５が形成される。窒化シリコン層１８は、パターン化フ
ォトレジスト材料層１５によってパターン化される。ｐ
型ドーパント種１７は、ｐ型ドーパント種で、基板１１
に垂直方向からから入射する。一般的に、このｐ型ドー
パント種は、ボロンである。図１に示すように、ｐ型ド
ーパント種１７は、スクリーン酸化物層１３を通過し
て、基板１１内に埋設される。この埋設されたドーパン
トイオンは、埋込イオン１２として示されている。パタ
ーン化フォトレジスト材料層１５と窒化シリコン層１８
とは、ドーパントイオンを吸収することにより、ｐ型ド
ーパント種１７をブロックする。則ち、パターン化フォ
トレジスト材料層１５と窒化シリコン層１８の下の基板
１１の領域には、イオンは埋め込まれない。パターン化
フォトレジスト材料層１５に吸収されたドーパントイオ
ンは、ドーパントイオン１６として示されている。
が形成され、このスクリーン酸化物層１３の一部の上に
窒化シリコン層１８が形成され、さらに、その窒化シリ
コン層１８の一部にパターン化フォトレジスト材料層１
５が形成される。窒化シリコン層１８は、パターン化フ
ォトレジスト材料層１５によってパターン化される。ｐ
型ドーパント種１７は、ｐ型ドーパント種で、基板１１
に垂直方向からから入射する。一般的に、このｐ型ドー
パント種は、ボロンである。図１に示すように、ｐ型ド
ーパント種１７は、スクリーン酸化物層１３を通過し
て、基板１１内に埋設される。この埋設されたドーパン
トイオンは、埋込イオン１２として示されている。パタ
ーン化フォトレジスト材料層１５と窒化シリコン層１８
とは、ドーパントイオンを吸収することにより、ｐ型ド
ーパント種１７をブロックする。則ち、パターン化フォ
トレジスト材料層１５と窒化シリコン層１８の下の基板
１１の領域には、イオンは埋め込まれない。パターン化
フォトレジスト材料層１５に吸収されたドーパントイオ
ンは、ドーパントイオン１６として示されている。
【０００７】このｐ型イオン注入ステップが完了した
後、パターン化フォトレジスト材料層１５は、除去され
る。
後、パターン化フォトレジスト材料層１５は、除去され
る。
【０００８】次に、図２において、パターン化フォトレ
ジスト材料層１５が除去され、窒化シリコン層１８によ
りカバーされていない基板１１の一部の領域の上に、酸
化物１９を成長させる。この酸化物１９の成長プロセス
は、埋込イオン１２を基板１１内に拡散させる機能を有
し、それにより、ｐタブ（ウェル）３１を形成する。本
発明においては、酸化物１９は、その全体の厚さｔ1が
６００Ａになるまで成長させる。これに対し、従来のツ
インウェル処理方法においては、酸化物１９は、約４０
００Ａの厚さを持つまで成長させる。
ジスト材料層１５が除去され、窒化シリコン層１８によ
りカバーされていない基板１１の一部の領域の上に、酸
化物１９を成長させる。この酸化物１９の成長プロセス
は、埋込イオン１２を基板１１内に拡散させる機能を有
し、それにより、ｐタブ（ウェル）３１を形成する。本
発明においては、酸化物１９は、その全体の厚さｔ1が
６００Ａになるまで成長させる。これに対し、従来のツ
インウェル処理方法においては、酸化物１９は、約４０
００Ａの厚さを持つまで成長させる。
【０００９】次に、窒化シリコン層１８が除去される
（図２において点線で除去された窒化シリコン層１８を
示す）。その後、ｎ型注入種２１がウェハ全面に向けら
れる。従来の方法であるｎ型ドーパント種が基板１１の
面に直角方向から注入されるのとは異なり、本発明にお
いては、ｎ型注入種は、角度θ（垂直方向からのズレ）
で注入される。このｎ型注入種は、酸化物１９内に吸収
される傾向があり、それにより、ｐタブ（ウェル）３１
の上に幾分か影響を及ぼす。一般的に、ｎ型ドーパント
は、燐、または、砒素である。例えば、燐は、４．５×
１０12／ｃｍ2のドーズ量と、１４０Ｋｅｖのエネルギ
ーでもって注入される。（前述したように、約４０００
Ａの酸化物は、１４０Ｋｅｖのイオン注入から、それを
保護するために、ｐ型ウェルの上に成長している。）こ
のｎ型ドーパントは、スクリーン酸化物層１３の方向に
角度θで向けられているために、スクリーン酸化物層１
３は、実質的により厚いものとみなされる。したがっ
て、スクリーン酸化物層１３の厚さｔ2は５０Ａであ
り、一方、従来のプロセスにおいては、スクリーン酸化
物層１３は１０００Ａである。このｎ型ドーパント種
は、スクリーン酸化物層１３の下のその部分に注入され
る。それにより、ｎタブ（ウェル）３３が形成される。
イオン注入の間、このウェハを回転して、影ができない
ようにするのが好ましい。図３において、酸化物１９と
スクリーン酸化物層１３を取り除き、その結果基板１１
にはｐタブ（ウェル）３１とｎタブ（ウェル）３３が形
成されている。この酸化物１９は、従来のもの（約６０
０Ａ）よりもかなり薄くできる為に、ｐタブ（ウェル）
３１の上面２３とｎタブ（ウェル）３３の２５との差ｔ
3は、従来のものよりもかなり小さい。一般的に、現在
ではこの厚さの差ｔ3は、１０００〜２０００Ａである
が、本発明によれば、この厚さの差は、約２００〜５０
０Ａである。タブドライブイン（tub drive-in）が、そ
の後、形成される。
（図２において点線で除去された窒化シリコン層１８を
示す）。その後、ｎ型注入種２１がウェハ全面に向けら
れる。従来の方法であるｎ型ドーパント種が基板１１の
面に直角方向から注入されるのとは異なり、本発明にお
いては、ｎ型注入種は、角度θ（垂直方向からのズレ）
で注入される。このｎ型注入種は、酸化物１９内に吸収
される傾向があり、それにより、ｐタブ（ウェル）３１
の上に幾分か影響を及ぼす。一般的に、ｎ型ドーパント
は、燐、または、砒素である。例えば、燐は、４．５×
１０12／ｃｍ2のドーズ量と、１４０Ｋｅｖのエネルギ
ーでもって注入される。（前述したように、約４０００
Ａの酸化物は、１４０Ｋｅｖのイオン注入から、それを
保護するために、ｐ型ウェルの上に成長している。）こ
のｎ型ドーパントは、スクリーン酸化物層１３の方向に
角度θで向けられているために、スクリーン酸化物層１
３は、実質的により厚いものとみなされる。したがっ
て、スクリーン酸化物層１３の厚さｔ2は５０Ａであ
り、一方、従来のプロセスにおいては、スクリーン酸化
物層１３は１０００Ａである。このｎ型ドーパント種
は、スクリーン酸化物層１３の下のその部分に注入され
る。それにより、ｎタブ（ウェル）３３が形成される。
イオン注入の間、このウェハを回転して、影ができない
ようにするのが好ましい。図３において、酸化物１９と
スクリーン酸化物層１３を取り除き、その結果基板１１
にはｐタブ（ウェル）３１とｎタブ（ウェル）３３が形
成されている。この酸化物１９は、従来のもの（約６０
０Ａ）よりもかなり薄くできる為に、ｐタブ（ウェル）
３１の上面２３とｎタブ（ウェル）３３の２５との差ｔ
3は、従来のものよりもかなり小さい。一般的に、現在
ではこの厚さの差ｔ3は、１０００〜２０００Ａである
が、本発明によれば、この厚さの差は、約２００〜５０
０Ａである。タブドライブイン（tub drive-in）が、そ
の後、形成される。
【００１０】この後、通常の半導体製造プロセスが実行
される。例えば、ゲート酸化物層とポリシリコン層とを
形成することにより、トランジスタを各ウェルの領域上
に形成する。このポリシリコン層とゲート酸化物層とを
パターン化して、ゲートを形成し、その後、ソース領域
とドレイン領域とを形成する。その後、誘電体層がゲー
ト領域とソース領域とをカバーするよう形成され、ウィ
ンドゥが誘電体層に開けられる。さらに、半発明は、バ
イポーラ技術にも適用できる。
される。例えば、ゲート酸化物層とポリシリコン層とを
形成することにより、トランジスタを各ウェルの領域上
に形成する。このポリシリコン層とゲート酸化物層とを
パターン化して、ゲートを形成し、その後、ソース領域
とドレイン領域とを形成する。その後、誘電体層がゲー
ト領域とソース領域とをカバーするよう形成され、ウィ
ンドゥが誘電体層に開けられる。さらに、半発明は、バ
イポーラ技術にも適用できる。
【００１１】
【発明の効果】以上述べたように、本発明の方法によれ
ば、ｎ型ウェル３３とｐ型ウェル３１との厚さの差を減
少することが出来る。
ば、ｎ型ウェル３３とｐ型ウェル３１との厚さの差を減
少することが出来る。
【図１】本発明による半導体集積回路の形成方法の第１
ステップの時点の半導体素子の断面を表す図。
ステップの時点の半導体素子の断面を表す図。
【図２】本発明による半導体集積回路の形成方法の第２
ステップの時点の半導体素子の断面を表す図。
ステップの時点の半導体素子の断面を表す図。
【図３】本発明による半導体集積回路の形成方法の第３
ステップの時点の半導体素子の断面を表す図。
ステップの時点の半導体素子の断面を表す図。
１１ 基板 １２ 埋込イオン １３ スクリーン酸化物層 １５ パターン化フォトレジスト材料層 １６ ドーパントイオン １７ ｐ型ドーパント種 １８ 窒化シリコン層 １９ 酸化物 ２１ ｎ型注入種 ２３、２５ 上面 ２７ ｎチャネルトランジスタ基板 ２９ ｐチャネルトランジスタ基板 ３１ ｐタブ（ウェル） ３３ ｎタブ（ウェル）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チェン ー フア ダグラス ユー アメリカ合衆国、18103 ペンシルベニア、 アレンタウン、ヒルビュー ドライブ 1019
Claims (4)
- 【請求項１】 （Ａ）第２部分を保護層（１５，１８）
でカバーしながら、基板（１１）の第１部分に、垂直方
向から第１導電型（ｐ）のドーパント種（１７）を注入
するステップと、 （Ｂ）前記基板（１１）の第１部分の上に、第１材料層
（１９）を形成するステップと、 （Ｃ）前記基板（１１）の第２部分に、垂直方向から傾
斜した方向から第２導電型（ｎ）のドーパント種（２
１）を注入するステップと、前記第１材料層（１９）
は、前記第２導電型のドーパント種（２１）を吸収し、 第１導電型領域（３１）が、前記基板の第１部分に形成
され、 第２導電型領域（３３）が、前記基板の第２部分に形成
され、 （Ｄ）前記第１領域と前記第２領域に、異なる型のトラ
ンジスタを形成するステップとからなることを特徴とす
る半導体集積回路の形成方法。 - 【請求項２】 前記第１材料層の一部の層（１９）は、
二酸化シリコン製であることを特徴とする請求項１の方
法。 - 【請求項３】 前記トランジスタは、ＭＯＳトランジス
タであることを特徴とする請求項１の方法。 - 【請求項４】 （Ａ）シリコン基板（１１）上に、１０
０オングストローム（以下、Ａとする）以下の厚さの第
１酸化シリコン層（１３）を形成するステップと、 （Ｂ）前記二酸化シリコン層（１３）の上に、窒化シリ
コン層（１８）を形成するステップと、 （Ｃ）前記窒化シリコン層（１８）の上に、パターン化
フォトレジスト層（１５）を形成するステップと、 前記パターン化フォトレジストは、前記基板の第２部分
の上にのみ形成されて、第１部分の上には形成されてお
らず、 （Ｄ）前記第１部分を露出する為に、前記二酸化シリコ
ン層（１３）を、パターン化するステップと、 （Ｅ）前記基板の垂直方向からｐ型のドーパント種（１
７）を注入するステップと、 前記第１導電型ドーパント種は、前記基板の第１部分
（１２）内に埋設されて、前記第２部分上では、前記パ
ターン化フォトレジスト層（１５）、または、前記二酸
化シリコン層（１８）により、ほぼ吸収され、 （Ｆ）前記フォトレジスト層（１５）を除去するステッ
プと、 （Ｇ）前記基板（１１）を、酸化雰囲気中にさらすステ
ップと、 このステップにより、前記基板の第１部分の上に、厚さ
６００Ａ以下の第２の二酸化シリコン層（１９）を形成
し、 （Ｈ）前記二酸化シリコン層（１８）を除去するステッ
プと、 （Ｉ）前記基板に、垂直方向とは外れた方向からｎ型ド
ーパント種（２１）を注入するステップと、 前記ｎ型ドーパント種は、前記基板の第２部分に埋設さ
れて、前記第２の二酸化シリコン層（１９）により吸収
され、 （Ｊ）前記第１二酸化シリコン層層（１３）と、第２二
酸化シリコン層（１９）とを除去するステップと、 このステップにより、前記シリコン基板の表面（１３）
を露出し、 （Ｋ）前記基板の前記第１部分（３１）の上に、ｎチャ
ネルトランジスタと、前記第２部分（３３）の上に、ｐ
チャネルトランジスタとを形成するステップとからなる
ことを特徴とする半導体集積回路の形成方法。
Applications Claiming Priority (2)
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|---|---|---|---|
| US08/135,708 US5411899A (en) | 1993-10-13 | 1993-10-13 | Transistor fabrication of a twin tub using angled implant |
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|---|---|
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Family Applications (1)
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|---|---|---|---|
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