JPH0722624A - 半導体素子およびその製造方法 - Google Patents
半導体素子およびその製造方法Info
- Publication number
- JPH0722624A JPH0722624A JP15025393A JP15025393A JPH0722624A JP H0722624 A JPH0722624 A JP H0722624A JP 15025393 A JP15025393 A JP 15025393A JP 15025393 A JP15025393 A JP 15025393A JP H0722624 A JPH0722624 A JP H0722624A
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- Japan
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- oxide film
- film
- transistor
- insulating film
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Abstract
(57)【要約】
【目的】 本発明は、ＳＲＡＭなど薄膜トランジスタを
有する半導体素子、即ちゲート電極の上にチャンネル部
およびソース、ドレインがあるトランジスタからなる素
子の形成方法に関するもので、より高集積化を図ること
を目的とする。 【構成】 本発明は、半導体基板上に形成した絶縁膜
（酸化膜）１の一部に溝３を形成し、その溝３にゲート
電極５を埋め込むようにし、その上にアクティブ領域７
を形成するようにしたものである。
有する半導体素子、即ちゲート電極の上にチャンネル部
およびソース、ドレインがあるトランジスタからなる素
子の形成方法に関するもので、より高集積化を図ること
を目的とする。 【構成】 本発明は、半導体基板上に形成した絶縁膜
（酸化膜）１の一部に溝３を形成し、その溝３にゲート
電極５を埋め込むようにし、その上にアクティブ領域７
を形成するようにしたものである。
Description
【０００１】
【産業上の利用分野】この発明は、半導体素子の中で
も、特にＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ）などＴＦＴ（薄膜トランジス
タ）を有する半導体素子とその製造方法に関するもので
ある。
も、特にＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ）などＴＦＴ（薄膜トランジス
タ）を有する半導体素子とその製造方法に関するもので
ある。
【０００２】
【従来の技術】図２は、前述した半導体素子の従来の製
造工程を、トランジスタ部の形成方法を中心にした断面
図で示したものである。
造工程を、トランジスタ部の形成方法を中心にした断面
図で示したものである。
【０００３】まず、図２（ａ）に示すように、半導体基
板（以下単に基板と称す）１０上に層間絶縁膜として酸
化膜１１をＣＶＤ（化学的気相成長）法で形成する（通
常ＣＶＤ酸化膜とも称す）。次いで、その酸化膜１１の
上に、ポリシリコン（Ｐｏｌｙ−Ｓｉ）をＣＶＤ法で５
００〜２０００Å程度の厚さ堆積し、それに不純物（例
えばリン）をイオン注入法で注入拡散して導電性膜と
し、公知のホトリソ（ホトリソグラフィ）・エッチング
技術でパターニングしてゲート電極（この場合Ｐ型ゲー
ト電極）１２を形成する。次いで、そのゲート電極１２
の表面に熱酸化によりゲート酸化膜１３を１００〜１０
００Åの厚さ形成する。その後、全体にＰｏｌｙ−Ｓｉ
１４をＣＶＤ法で１００〜１０００Åの厚さ形成し、そ
れに不純物（例えばリン）を１Ｅ１０〜１Ｅ１３ｉｏｎ
ｓ／ｃｍ2 イオン注入法で注入拡散して導電性膜として
の性能を向上させる。
板（以下単に基板と称す）１０上に層間絶縁膜として酸
化膜１１をＣＶＤ（化学的気相成長）法で形成する（通
常ＣＶＤ酸化膜とも称す）。次いで、その酸化膜１１の
上に、ポリシリコン（Ｐｏｌｙ−Ｓｉ）をＣＶＤ法で５
００〜２０００Å程度の厚さ堆積し、それに不純物（例
えばリン）をイオン注入法で注入拡散して導電性膜と
し、公知のホトリソ（ホトリソグラフィ）・エッチング
技術でパターニングしてゲート電極（この場合Ｐ型ゲー
ト電極）１２を形成する。次いで、そのゲート電極１２
の表面に熱酸化によりゲート酸化膜１３を１００〜１０
００Åの厚さ形成する。その後、全体にＰｏｌｙ−Ｓｉ
１４をＣＶＤ法で１００〜１０００Åの厚さ形成し、そ
れに不純物（例えばリン）を１Ｅ１０〜１Ｅ１３ｉｏｎ
ｓ／ｃｍ2 イオン注入法で注入拡散して導電性膜として
の性能を向上させる。
【０００４】次いで、図２（ｂ）に示すように、前記Ｐ
ｏｌｙ−Ｓｉ膜１４をホトリソ・エッチング技術により
パターニングし、所定の前記ゲート電極１２上にアクテ
ィブ領域（後述のようにトランジスタのソース・ドレイ
ン、チャンネル部が形成される）１５を形成する。この
とき、この膜１５は図２（ｂ）に示すように，エッチン
グ時の膜のカバレージの関係でゲート電極１２の側部あ
たりで階段状となる。即ち、段差部ができる。この後、
そのアクティブ領域１５の所定部分（図２（ｃ）に示す
チャンネル部１７となる部分）をレジスト１６で覆い、
残りの部分に不純物（例えばボロン）を１Ｅ１２〜１Ｅ
１５ｉｏｎｓ／ｃｍ2 イオン注入法で注入し、ソース・
ドレイン領域１８を形成する。そして、前記レジスト１
６を除去すれば、図２（ｃ）のようにゲート電極１２の
上にソース・ドレイン１８とチャンネル部１７が存在す
るトランジスタ部ができあがる。この場合、Ｐｏｌｙ−
ＳｉＰＭＯＳＴｒ（ポリシリコン型ＰＭＯＳトランジス
タ）となる。無論、前述した不純物をＮ型のものにすれ
ば、ＮＭＯＳトランジスタになる。
ｏｌｙ−Ｓｉ膜１４をホトリソ・エッチング技術により
パターニングし、所定の前記ゲート電極１２上にアクテ
ィブ領域（後述のようにトランジスタのソース・ドレイ
ン、チャンネル部が形成される）１５を形成する。この
とき、この膜１５は図２（ｂ）に示すように，エッチン
グ時の膜のカバレージの関係でゲート電極１２の側部あ
たりで階段状となる。即ち、段差部ができる。この後、
そのアクティブ領域１５の所定部分（図２（ｃ）に示す
チャンネル部１７となる部分）をレジスト１６で覆い、
残りの部分に不純物（例えばボロン）を１Ｅ１２〜１Ｅ
１５ｉｏｎｓ／ｃｍ2 イオン注入法で注入し、ソース・
ドレイン領域１８を形成する。そして、前記レジスト１
６を除去すれば、図２（ｃ）のようにゲート電極１２の
上にソース・ドレイン１８とチャンネル部１７が存在す
るトランジスタ部ができあがる。この場合、Ｐｏｌｙ−
ＳｉＰＭＯＳＴｒ（ポリシリコン型ＰＭＯＳトランジス
タ）となる。無論、前述した不純物をＮ型のものにすれ
ば、ＮＭＯＳトランジスタになる。
【０００５】
【発明が解決しようとする課題】しかしながら、以上述
べたトランジスタ部の形成方法においては、そのトラン
ジスタ部が層間絶縁膜上に形成され、前述したように段
差部ができるので、その分平面方向に間隔をある程度お
いて複数のトランジスタ部を形成しなければならない。
従って、高集積化が簡単にできないという問題点があ
る。本発明は、この問題を解決するため、ゲート電極を
層間絶縁膜に埋め込む形で形成することにより、平坦性
を向上させ、高集積化ができるトランジスタ部の形成を
提供することを目的とする。
べたトランジスタ部の形成方法においては、そのトラン
ジスタ部が層間絶縁膜上に形成され、前述したように段
差部ができるので、その分平面方向に間隔をある程度お
いて複数のトランジスタ部を形成しなければならない。
従って、高集積化が簡単にできないという問題点があ
る。本発明は、この問題を解決するため、ゲート電極を
層間絶縁膜に埋め込む形で形成することにより、平坦性
を向上させ、高集積化ができるトランジスタ部の形成を
提供することを目的とする。
【０００６】
【課題を解決するための手段】前述の目的達成のために
本発明は、層間絶縁膜（本例では酸化膜）に溝を形成し
て、そこにゲート電極を埋め込むように形成し、その上
にアクティブ領域を形成するようにしたものである。
本発明は、層間絶縁膜（本例では酸化膜）に溝を形成し
て、そこにゲート電極を埋め込むように形成し、その上
にアクティブ領域を形成するようにしたものである。
【０００７】
【作用】本発明は、前述したようにゲート電極を層間絶
縁膜に埋め込み、その上にアクティブ領域を形成するよ
うにしたので、前述した段差部が生じることが殆どなく
なり、平坦性が向上し、集積度を上げることができる。
縁膜に埋め込み、その上にアクティブ領域を形成するよ
うにしたので、前述した段差部が生じることが殆どなく
なり、平坦性が向上し、集積度を上げることができる。
【０００８】
【実施例】図１に、本発明の実施例の形成方法をトラン
ジスタ部を中心にした断面図で工程順に示し、以下に説
明する。
ジスタ部を中心にした断面図で工程順に示し、以下に説
明する。
【０００９】まず、図１（ａ）に示すように、従来同
様、基板１０上に層間絶縁膜として酸化膜１をＣＶＤ法
で形成する。その酸化膜１の上にレジスト２を塗布し
て、所定部分（後述するゲート電極を埋め込む部分３の
上）を公知のホトリソ・エッチング技術でパターニング
（除去）し、それをマスクにして前記酸化膜１の所定部
分をエッチング除去し、該酸化膜１に溝（開口部）３を
形成する。
様、基板１０上に層間絶縁膜として酸化膜１をＣＶＤ法
で形成する。その酸化膜１の上にレジスト２を塗布し
て、所定部分（後述するゲート電極を埋め込む部分３の
上）を公知のホトリソ・エッチング技術でパターニング
（除去）し、それをマスクにして前記酸化膜１の所定部
分をエッチング除去し、該酸化膜１に溝（開口部）３を
形成する。
【００１０】次いで、図１（ｂ）のように、前記構造の
上にポリシリコン膜４を１０００〜１００００Å程度の
厚さ公知のＣＶＤ法で生成する。このとき、当然、前記
溝部３にもポリシリコン４は入り込む。その後、図示し
てないがそのポリシリコン膜４に不純物（例えばリン）
をイオン注入法で注入拡散し導電性膜としての性能を向
上させる。
上にポリシリコン膜４を１０００〜１００００Å程度の
厚さ公知のＣＶＤ法で生成する。このとき、当然、前記
溝部３にもポリシリコン４は入り込む。その後、図示し
てないがそのポリシリコン膜４に不純物（例えばリン）
をイオン注入法で注入拡散し導電性膜としての性能を向
上させる。
【００１１】次いで、図１（ｃ）に示すように、前記酸
化膜１上のポリシリコン膜４をエッチバックし、前記酸
化膜１の溝３に入り込んでいるポリシリコン４が残るよ
うにする。つまり、この工程で酸化膜１に埋め込まれた
形のゲート電極５が形成される。
化膜１上のポリシリコン膜４をエッチバックし、前記酸
化膜１の溝３に入り込んでいるポリシリコン４が残るよ
うにする。つまり、この工程で酸化膜１に埋め込まれた
形のゲート電極５が形成される。
【００１２】この後、図１（ｄ）に示すように、前記工
程で形成されたゲート電極５の表面に熱酸化によりゲー
ト絶縁膜即ちゲート酸化膜６を形成する。この酸化は周
辺が酸化膜１であるから、特にレジストで不要部分を覆
うようなことをしなくても単に熱酸化するだけでよい。
次いで、その全面にポリシリコンを１０００〜２０００
Å程度ＣＶＤ技術で生成し、公知のホトリソ・エッチン
グ技術でパターニングして、前記ゲート電極５上を含む
所定領域にアクティブ領域７を形成する。その後、レジ
スト８を塗布して、前記アクティブ領域７の所定部分
（後述のチャンネル部９となる部分）の上を除去するよ
うにパターニングし、それをマスクにして不純物（例え
ばリン）を１Ｅ１０〜１Ｅ１３ｉｏｎｓ／ｃｍ2 程度イ
オン注入し、トランジスタのチャンネル部９をアクティ
ブ領域７に形成する。その後、レジスト８は除去する。
程で形成されたゲート電極５の表面に熱酸化によりゲー
ト絶縁膜即ちゲート酸化膜６を形成する。この酸化は周
辺が酸化膜１であるから、特にレジストで不要部分を覆
うようなことをしなくても単に熱酸化するだけでよい。
次いで、その全面にポリシリコンを１０００〜２０００
Å程度ＣＶＤ技術で生成し、公知のホトリソ・エッチン
グ技術でパターニングして、前記ゲート電極５上を含む
所定領域にアクティブ領域７を形成する。その後、レジ
スト８を塗布して、前記アクティブ領域７の所定部分
（後述のチャンネル部９となる部分）の上を除去するよ
うにパターニングし、それをマスクにして不純物（例え
ばリン）を１Ｅ１０〜１Ｅ１３ｉｏｎｓ／ｃｍ2 程度イ
オン注入し、トランジスタのチャンネル部９をアクティ
ブ領域７に形成する。その後、レジスト８は除去する。
【００１３】次いで、図１（ｅ）に示すように、前記ア
クティブ領域７の前記チャンネル部９をレジスト１１２
で覆い、不純物（例えばボロン）をイオン注入して、ア
クティブ領域７にトランジスタのソース・ドレイン部１
１１を形成する。そして、前記レジスト１１２を除去す
れば、図１（ｆ）に示すように、層間絶縁膜である酸化
膜１に埋め込まれたゲート電極５の上にソース・ドレイ
ン１１１とチャンネル部９があるトランジスタ部が形成
される。この場合も従来同様Ｐｏｌｙ−ＳｉＰＭＯＳＴ
ｒである。無論、ＮＯＭＯＳ型トランジスタも不純物を
Ｎ型にすれば同様に形成できる。
クティブ領域７の前記チャンネル部９をレジスト１１２
で覆い、不純物（例えばボロン）をイオン注入して、ア
クティブ領域７にトランジスタのソース・ドレイン部１
１１を形成する。そして、前記レジスト１１２を除去す
れば、図１（ｆ）に示すように、層間絶縁膜である酸化
膜１に埋め込まれたゲート電極５の上にソース・ドレイ
ン１１１とチャンネル部９があるトランジスタ部が形成
される。この場合も従来同様Ｐｏｌｙ−ＳｉＰＭＯＳＴ
ｒである。無論、ＮＯＭＯＳ型トランジスタも不純物を
Ｎ型にすれば同様に形成できる。
【００１４】このように、ゲート電極５を酸化膜１に埋
め込む形成方法により、従来の技術で述べたようなトラ
ンジスタ部での段差部が殆どなくなり、平坦性が向上す
る。従って、複数のトランジスタ部の形成に当たって前
記段差部を考慮した間隔をおかなくてよいので集積度を
向上させられる。また、平坦化の向上により、この上に
何層も積層する構造でも実現が容易となるし、半導体基
板以外の基板（例えばガラス基板）の上に形成する方法
にも適用がし易い。
め込む形成方法により、従来の技術で述べたようなトラ
ンジスタ部での段差部が殆どなくなり、平坦性が向上す
る。従って、複数のトランジスタ部の形成に当たって前
記段差部を考慮した間隔をおかなくてよいので集積度を
向上させられる。また、平坦化の向上により、この上に
何層も積層する構造でも実現が容易となるし、半導体基
板以外の基板（例えばガラス基板）の上に形成する方法
にも適用がし易い。
【００１５】
【発明の効果】以上説明したように本発明は、層間絶縁
膜中にゲート電極を埋め込むように形成したので、従来
のようなトランジスタ部の段差部が殆どなくなり、平坦
性が向上する。従って、従来のように前記段差部を考慮
して平面方向にある程度間隔をおいてトランジスタ部を
設けなければならないといった制約がなく、より集積度
の高い半導体素子の形成が可能となる。
膜中にゲート電極を埋め込むように形成したので、従来
のようなトランジスタ部の段差部が殆どなくなり、平坦
性が向上する。従って、従来のように前記段差部を考慮
して平面方向にある程度間隔をおいてトランジスタ部を
設けなければならないといった制約がなく、より集積度
の高い半導体素子の形成が可能となる。
【００１６】また、平坦性が向上することにより、積層
構造の形成も容易となり、半導体基板以外の基板の上に
半導体装置を積層する製法にも適用し易い。
構造の形成も容易となり、半導体基板以外の基板の上に
半導体装置を積層する製法にも適用し易い。
【図１】本発明の実施例の形成方法説明図
【図２】従来例の形成方法説明図
１ 酸化膜 ２，８，１１２ レジスト ３ 溝部 ４ ポリシリコン膜 ５ ゲート電極 ６ ゲート酸化膜 ７ アクティブ領域 ９ チャンネル部 １０ 基板 １１１ ソース・ドレイン部
Claims (2)
- 【請求項１】（ａ）半導体基板上に絶縁膜を形成し、該
絶縁膜の一部を除去して溝を形成する工程、 （ｂ）前記絶縁膜に形成された溝部に、トランジスタの
ゲート電極となる材料を埋め込む工程、 （ｃ）前記ゲート電極材の上にゲート絶縁膜を形成する
工程、 （ｄ）前記ゲート絶縁膜の上を含む所定部分に導電性膜
を形成し、該導電性膜にトランジスタのソース、ドレイ
ンおよびチャンネル部を形成する工程、 以上の工程を含むことを特徴とする半導体素子の製造方
法。 - 【請求項２】 半導体基板上に設けられた絶縁膜の一部
に、トランジスタのゲート電極が埋め込まれており、該
ゲート電極の上にトランジスタとしてのチャンネル部お
よびソース、ドレインが設けられていることを特徴とす
る半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15025393A JPH0722624A (ja) | 1993-06-22 | 1993-06-22 | 半導体素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15025393A JPH0722624A (ja) | 1993-06-22 | 1993-06-22 | 半導体素子およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0722624A true JPH0722624A (ja) | 1995-01-24 |
Family
ID=15492908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15025393A Pending JPH0722624A (ja) | 1993-06-22 | 1993-06-22 | 半導体素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722624A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100319610B1 (ko) * | 1999-03-18 | 2002-01-09 | 김영환 | 반도체 소자의 트랜지스터 및 그 제조방법 |
| KR100760456B1 (ko) * | 2006-08-28 | 2007-09-20 | 두산인프라코어 주식회사 | 엔진룸 커버 조립체 |
-
1993
- 1993-06-22 JP JP15025393A patent/JPH0722624A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100319610B1 (ko) * | 1999-03-18 | 2002-01-09 | 김영환 | 반도체 소자의 트랜지스터 및 그 제조방법 |
| KR100760456B1 (ko) * | 2006-08-28 | 2007-09-20 | 두산인프라코어 주식회사 | 엔진룸 커버 조립체 |
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