JPH04302170A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04302170A JPH04302170A JP3066155A JP6615591A JPH04302170A JP H04302170 A JPH04302170 A JP H04302170A JP 3066155 A JP3066155 A JP 3066155A JP 6615591 A JP6615591 A JP 6615591A JP H04302170 A JPH04302170 A JP H04302170A
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Landscapes
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に周辺トランジスタがＬＤＤトランジスタ構
造を有するＥＰＲＯＭ半導体装置の製造方法に関する。
に関し、特に周辺トランジスタがＬＤＤトランジスタ構
造を有するＥＰＲＯＭ半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来、この種の製造方法は、ＥＰＲＯＭ
と共存する周辺トランジスタが通常のゲート電極であっ
たが為に、図１６，１７に示すように、ＥＰＲＯＭ部と
周辺トランジスタ部のゲート電極１４，８を各々連続し
て写真蝕刻法および異方性ドライエッチにより順次形成
することができた。その例として、図１６の様に、ＥＰ
ＲＯＭ部上に第１ゲート絶縁膜５、さらに浮遊ゲート第
１多結晶シリコン層６、その上に熱酸化法により形成し
た第２ゲート絶縁膜７、さらに制御ゲート第２多結晶シ
リコン層８を形成し、周辺トランジスタ部上には、第１
ゲート絶縁膜５、さらにその上に前記第２多結晶シリコ
ン層８を形成した後に、まず、写真蝕刻法によりＥＰＲ
ＯＭセル部のゲート電極１４をパターニングし異方性ド
ライエッチを使って、形成する。その後、図１７の様に
周辺トランジスタ部のゲート電極８を写真蝕刻法及び異
方性ドライエッチにより形成する。このように順次、各
部のゲート電極を形成することが可能であった。さらに
は、ＥＰＲＯＭセル部のソース・ドレイン高濃度拡散層
１５と周辺Ｎｃｈトランジスタのソース・ドレイン拡散
層１５も同一条件のイオン注入によって同時に拡散層を
形成できる場合もあった。（図１８）
と共存する周辺トランジスタが通常のゲート電極であっ
たが為に、図１６，１７に示すように、ＥＰＲＯＭ部と
周辺トランジスタ部のゲート電極１４，８を各々連続し
て写真蝕刻法および異方性ドライエッチにより順次形成
することができた。その例として、図１６の様に、ＥＰ
ＲＯＭ部上に第１ゲート絶縁膜５、さらに浮遊ゲート第
１多結晶シリコン層６、その上に熱酸化法により形成し
た第２ゲート絶縁膜７、さらに制御ゲート第２多結晶シ
リコン層８を形成し、周辺トランジスタ部上には、第１
ゲート絶縁膜５、さらにその上に前記第２多結晶シリコ
ン層８を形成した後に、まず、写真蝕刻法によりＥＰＲ
ＯＭセル部のゲート電極１４をパターニングし異方性ド
ライエッチを使って、形成する。その後、図１７の様に
周辺トランジスタ部のゲート電極８を写真蝕刻法及び異
方性ドライエッチにより形成する。このように順次、各
部のゲート電極を形成することが可能であった。さらに
は、ＥＰＲＯＭセル部のソース・ドレイン高濃度拡散層
１５と周辺Ｎｃｈトランジスタのソース・ドレイン拡散
層１５も同一条件のイオン注入によって同時に拡散層を
形成できる場合もあった。（図１８）
【発明が解決しようとする課題】ところが、近年デバイ
スの信頼性寿命の点から周辺トランジスタは従来のゲー
ト電極ではなくＬＤＤオフセット型トランジスタ（以下
ＬＤＤＴｒと略す。）を採用する方向にある。ＥＰＲＯ
Ｍを含むＣＭＯＳ半導体装置においても同様な傾向にあ
るが、従来の製造方法と同じ手順で製造すると、ＥＰＲ
ＯＭゲート電極の側壁にもサイドウォールを形成するこ
とになり、本来ホットエレクトロンを利用してプログラ
ミングを行なっているＥＰＲＯＭにとっては、却って不
都合となる。従って、ＥＰＲＯＭのゲート電極の側壁に
はサイドウォールを形成しない様な製造方法でなければ
ならない。
スの信頼性寿命の点から周辺トランジスタは従来のゲー
ト電極ではなくＬＤＤオフセット型トランジスタ（以下
ＬＤＤＴｒと略す。）を採用する方向にある。ＥＰＲＯ
Ｍを含むＣＭＯＳ半導体装置においても同様な傾向にあ
るが、従来の製造方法と同じ手順で製造すると、ＥＰＲ
ＯＭゲート電極の側壁にもサイドウォールを形成するこ
とになり、本来ホットエレクトロンを利用してプログラ
ミングを行なっているＥＰＲＯＭにとっては、却って不
都合となる。従って、ＥＰＲＯＭのゲート電極の側壁に
はサイドウォールを形成しない様な製造方法でなければ
ならない。
【０００３】さらに、ＥＰＲＯＭ部のソース・ドレイン
拡散層についても、従来の製造方法によれば、周辺部の
Ｎｃｈトランジスタと同一イオン注入条件にて形成する
ことが可能であったが、ＬＤＤＴｒのソース・ドレイン
拡散層のようなＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造をとることが出来ない為に、各々
、別々の工程にて形成しなければならない。
拡散層についても、従来の製造方法によれば、周辺部の
Ｎｃｈトランジスタと同一イオン注入条件にて形成する
ことが可能であったが、ＬＤＤＴｒのソース・ドレイン
拡散層のようなＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造をとることが出来ない為に、各々
、別々の工程にて形成しなければならない。
【０００４】以上の２点のことから、周辺トランジスタ
がＬＤＤＴｒで、ＥＰＲＯＭを含む半導体装置の場合に
は、従来のような製造方法を適用することができない。
がＬＤＤＴｒで、ＥＰＲＯＭを含む半導体装置の場合に
は、従来のような製造方法を適用することができない。
【０００５】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、ＥＰＲＯＭセル部上に第１ゲート絶縁膜，浮
遊ゲート第１多結晶シリコン層、第２ゲート絶縁膜，制
御ゲート第２多結晶シリコン層を順次形成し、一方周辺
トランジスタ部上に、第１ゲート絶縁膜，第２多結晶シ
リコン層を形成するまでは従来と同じであるが、その後
、まず、周辺トランジスタ部において前記第２多結晶シ
リコン層を写真蝕刻法及び異方性ドライエッチングによ
ってゲート電極を形成してから、各チャネルトランジス
タの中濃度拡散層を写真蝕刻法及びイオン注入法により
選択的に形成する工程と、その次に、従来のように続け
てＥＰＲＯＭセル部のゲート電極を形成せず、ＣＶＤ法
によって全面に絶縁膜を堆積し、異方性ドライエッチン
グによりエッチバックして周辺トランジスタの前記ゲー
ト電極にのみサイドウォールを形成する工程と、その後
に、ＥＰＲＯＭセル部にある前記制御ゲート第２多結晶
シリコン層、第２ゲート絶縁膜、浮遊ゲート第１多結晶
シリコン層を、写真蝕刻法及び異方性ドライエッチング
によって順次自己整合的にエッチングし、セル部のゲー
ト電極を形成し、さらに同一のフォトレジストをマスク
としてセル部の高濃度拡散層を選択的にイオン注入法に
よって形成する工程を有している。
造方法は、ＥＰＲＯＭセル部上に第１ゲート絶縁膜，浮
遊ゲート第１多結晶シリコン層、第２ゲート絶縁膜，制
御ゲート第２多結晶シリコン層を順次形成し、一方周辺
トランジスタ部上に、第１ゲート絶縁膜，第２多結晶シ
リコン層を形成するまでは従来と同じであるが、その後
、まず、周辺トランジスタ部において前記第２多結晶シ
リコン層を写真蝕刻法及び異方性ドライエッチングによ
ってゲート電極を形成してから、各チャネルトランジス
タの中濃度拡散層を写真蝕刻法及びイオン注入法により
選択的に形成する工程と、その次に、従来のように続け
てＥＰＲＯＭセル部のゲート電極を形成せず、ＣＶＤ法
によって全面に絶縁膜を堆積し、異方性ドライエッチン
グによりエッチバックして周辺トランジスタの前記ゲー
ト電極にのみサイドウォールを形成する工程と、その後
に、ＥＰＲＯＭセル部にある前記制御ゲート第２多結晶
シリコン層、第２ゲート絶縁膜、浮遊ゲート第１多結晶
シリコン層を、写真蝕刻法及び異方性ドライエッチング
によって順次自己整合的にエッチングし、セル部のゲー
ト電極を形成し、さらに同一のフォトレジストをマスク
としてセル部の高濃度拡散層を選択的にイオン注入法に
よって形成する工程を有している。
【０００６】
【実施例】次に本発明について図面を参照して説明する
。図１〜図９は本発明の一実施例を示した製造工程順の
縦断面図であり、周辺のＮｃｈ，Ｐｃｈトランジスタと
ＥＰＲＯＭセル部を示している。
。図１〜図９は本発明の一実施例を示した製造工程順の
縦断面図であり、周辺のＮｃｈ，Ｐｃｈトランジスタと
ＥＰＲＯＭセル部を示している。
【０００７】図１は、従来方法と同様にして、周辺トラ
ンジスタ部では、第１ゲート絶縁膜５，Ｎ型不純物をド
ープされた第２多結晶シリコン層８を形成し、一方ＥＰ
ＲＯＭセル部においては、第１ゲート絶縁膜５、Ｎ型浮
遊ゲート第１多結晶シリコン層６、第２ゲート絶縁膜７
、そしてＮ型制御ゲート第２多結晶シリコン層８を形成
した時点での断面図を示している。
ンジスタ部では、第１ゲート絶縁膜５，Ｎ型不純物をド
ープされた第２多結晶シリコン層８を形成し、一方ＥＰ
ＲＯＭセル部においては、第１ゲート絶縁膜５、Ｎ型浮
遊ゲート第１多結晶シリコン層６、第２ゲート絶縁膜７
、そしてＮ型制御ゲート第２多結晶シリコン層８を形成
した時点での断面図を示している。
【０００８】まず、図２に示すように、周辺トランジス
タ部にある第２多結晶シリコン層８のみ、ＰＲ法及び異
方性ドライエッチングによってゲート電極８を形成し、
その後、再びＰＲ法によってＰｃｈトランジスタ部にの
みホウ素を３０〜４０ｋｅＶ、１０の１３乗アトム／平
方センチメートル乗オーダーのドーズ量でイオン注入し
てＰ型中濃度拡散層１１を、同様に、Ｐ．Ｌ（Ｐｈｏｔ
ｏ Ｌｉｔｈｏｇｒａｐｈｙ法）法によりＮｃｈトラ
ンジスタ部にのみリンを３０〜４０ｋｅＶ、１０の１３
乗アトム／平方センチメートルオーダーのドーズ量でイ
オン注入してＮ型中濃度拡散層１０を形成する。次に、
ＣＶＤ法により、ウェハー全体に例えば１０００〜２０
００オングストロームの酸化膜を堆積し図３、異方性ド
ライエッチングを施すことによってエッチバックを行な
い、図４に示すように周辺トランジスタ部のゲート電極
８及びＥＰＲＯＭセル部第２多結晶シリコン層８の表面
が見えた所で終了する。これによって周辺トランジスタ
のゲート電極及びＥＰＲＯＭセル部境界に各々サイドウ
ォール１３，１３′が形成される。その後に、図４に示
す様に、ＥＰＲＯＭセル部のゲート電極を、ＰＬ法を使
ってパターニングし、フォトレジスト９をマスクにして
第２多結晶シリコン層８、第２ゲート絶縁膜、第１多結
晶シリコン層６を順次３ステップに分けてエッチングす
る。その結果、図６に示すように、セル部のゲート電極
１４が形成される。その際、ＥＰＲＯＭセル部境界に残
ったサイドウォール１３′もセル部ゲート電極形成時の
第２ゲート酸化膜ドライエッチ段階において同時にエッ
チングされ、その高さは１０００オングストローム未満
に後退する。この高さは、後の層間膜形成またアルミ配
線の形成上特に不都合となる段差を与えない。さらに、
セル部ゲート電極形成時にマスクとした前記フォトレジ
スト９を再び利用して、それをマスクに例えば、砒素を
７０ｋｅＶ、５×１０の１５乗アトム／平方センチメー
トルのドーズ量でイオン注入し、９００〜１０００℃で
窒素雰囲気中で活性化することによって、Ｎ型の階段接
合型拡散層１５を形成する。その後は、従来のＬＤＤト
ランジスタの形成方法と同様にして、ＰＬ法によって選
択的にＮｃｈトランジスタ部に砒素を７０ｋｅＶ、１０
の１５乗アトム／平方センチメートルオーダーのドーズ
量でイオン注入し、またＰｃｈトランジスタ部にホウ素
を例えば３０ｋｅＶ、１０の１５乗アトム／平方センチ
メートルオーダーのドーズ量をイオン注入して、各々Ｎ
型ＬＤＤ拡散層１０′、Ｐ型ＬＤＤ拡散層１１′を形成
する（図７）。
タ部にある第２多結晶シリコン層８のみ、ＰＲ法及び異
方性ドライエッチングによってゲート電極８を形成し、
その後、再びＰＲ法によってＰｃｈトランジスタ部にの
みホウ素を３０〜４０ｋｅＶ、１０の１３乗アトム／平
方センチメートル乗オーダーのドーズ量でイオン注入し
てＰ型中濃度拡散層１１を、同様に、Ｐ．Ｌ（Ｐｈｏｔ
ｏ Ｌｉｔｈｏｇｒａｐｈｙ法）法によりＮｃｈトラ
ンジスタ部にのみリンを３０〜４０ｋｅＶ、１０の１３
乗アトム／平方センチメートルオーダーのドーズ量でイ
オン注入してＮ型中濃度拡散層１０を形成する。次に、
ＣＶＤ法により、ウェハー全体に例えば１０００〜２０
００オングストロームの酸化膜を堆積し図３、異方性ド
ライエッチングを施すことによってエッチバックを行な
い、図４に示すように周辺トランジスタ部のゲート電極
８及びＥＰＲＯＭセル部第２多結晶シリコン層８の表面
が見えた所で終了する。これによって周辺トランジスタ
のゲート電極及びＥＰＲＯＭセル部境界に各々サイドウ
ォール１３，１３′が形成される。その後に、図４に示
す様に、ＥＰＲＯＭセル部のゲート電極を、ＰＬ法を使
ってパターニングし、フォトレジスト９をマスクにして
第２多結晶シリコン層８、第２ゲート絶縁膜、第１多結
晶シリコン層６を順次３ステップに分けてエッチングす
る。その結果、図６に示すように、セル部のゲート電極
１４が形成される。その際、ＥＰＲＯＭセル部境界に残
ったサイドウォール１３′もセル部ゲート電極形成時の
第２ゲート酸化膜ドライエッチ段階において同時にエッ
チングされ、その高さは１０００オングストローム未満
に後退する。この高さは、後の層間膜形成またアルミ配
線の形成上特に不都合となる段差を与えない。さらに、
セル部ゲート電極形成時にマスクとした前記フォトレジ
スト９を再び利用して、それをマスクに例えば、砒素を
７０ｋｅＶ、５×１０の１５乗アトム／平方センチメー
トルのドーズ量でイオン注入し、９００〜１０００℃で
窒素雰囲気中で活性化することによって、Ｎ型の階段接
合型拡散層１５を形成する。その後は、従来のＬＤＤト
ランジスタの形成方法と同様にして、ＰＬ法によって選
択的にＮｃｈトランジスタ部に砒素を７０ｋｅＶ、１０
の１５乗アトム／平方センチメートルオーダーのドーズ
量でイオン注入し、またＰｃｈトランジスタ部にホウ素
を例えば３０ｋｅＶ、１０の１５乗アトム／平方センチ
メートルオーダーのドーズ量をイオン注入して、各々Ｎ
型ＬＤＤ拡散層１０′、Ｐ型ＬＤＤ拡散層１１′を形成
する（図７）。
【０００９】以下は、従来と同様にして、層間絶縁膜１
７をＣＶＤ法により形成し、各々コンタクト部を開孔し
アルミ電極１６を形成して図９の様な最終構造を得る。
７をＣＶＤ法により形成し、各々コンタクト部を開孔し
アルミ電極１６を形成して図９の様な最終構造を得る。
【００１０】図１０〜図１５は本発明の他の実施例の製
造工程順の縦断面図である。本実施例では第２多結晶シ
リコン層８の上に高融点金属シリサイド層１９を例えば
膜厚２０００オングストロームで堆積してゲートポリサ
イド電極構造を形成する場合を示している。この場合も
、本発明の手順に従って周辺トランジスタのゲート電極
８を異方性ドライエッチングにより高融点金属シリサイ
ド層１９、第２多結晶シリコン層８を順次ステップエッ
チして形成し（図１１）、その後、Ｎｃｈ，Ｐｃｈの中
濃度拡散層１０，１１を各々形成した後、１０００〜２
０００オングストロームの膜厚の酸化膜を成長し（図１
２）、従来と同じようにエッチバックを行なって図１３
に示す構造になる。次に、ＥＰＲＯＭセル部のゲート電
極を異方性ドライエッチングにより、高融点金属シリサ
イド層１９、第２多結晶シリコン層８、第２ゲート絶縁
膜７、第１多結晶シリコン層６を順次４ステップに分け
てフォトレジスト９をマスクに自己整合的にエッチング
する。（図１４，１５）その後は、一実施例と同様にし
て、セル部拡散層、周辺部トランジスタ拡散層を形成す
る。この実施例では、本発明がそのままゲートがポリサ
イドゲート電極とした場合にも使えることを示している
。
造工程順の縦断面図である。本実施例では第２多結晶シ
リコン層８の上に高融点金属シリサイド層１９を例えば
膜厚２０００オングストロームで堆積してゲートポリサ
イド電極構造を形成する場合を示している。この場合も
、本発明の手順に従って周辺トランジスタのゲート電極
８を異方性ドライエッチングにより高融点金属シリサイ
ド層１９、第２多結晶シリコン層８を順次ステップエッ
チして形成し（図１１）、その後、Ｎｃｈ，Ｐｃｈの中
濃度拡散層１０，１１を各々形成した後、１０００〜２
０００オングストロームの膜厚の酸化膜を成長し（図１
２）、従来と同じようにエッチバックを行なって図１３
に示す構造になる。次に、ＥＰＲＯＭセル部のゲート電
極を異方性ドライエッチングにより、高融点金属シリサ
イド層１９、第２多結晶シリコン層８、第２ゲート絶縁
膜７、第１多結晶シリコン層６を順次４ステップに分け
てフォトレジスト９をマスクに自己整合的にエッチング
する。（図１４，１５）その後は、一実施例と同様にし
て、セル部拡散層、周辺部トランジスタ拡散層を形成す
る。この実施例では、本発明がそのままゲートがポリサ
イドゲート電極とした場合にも使えることを示している
。
【００１１】
【発明の効果】以上説明したように本発明は、ＥＰＲＯ
Ｍセル部上に、第１ゲート絶縁膜、浮遊ゲート第１多結
晶シリコン層、第２ゲート絶縁膜、制御ゲート第２多結
晶シリコン層を順次形成し、一方周辺トランジスタ部上
に、第１ゲート絶縁膜、第２多結晶シリコン層を形成し
た後の工程において、従来と異なりまず、周辺トランジ
スタ部においてゲート電極を形成して、その後ＥＰＲＯ
Ｍセル部のゲート電極形成をする前に酸化膜成長、エッ
チバックを行なうことによって、周辺トランジスタのゲ
ート電極側壁にのみサイドウォールを形成し、その後、
ＥＰＲＯＭセル部ゲート電極を形成して、なお且つ、そ
の時のマスクを用いてＥＰＲＯＭ部のみ選択的に高濃度
拡散層を形成することによって、周辺部がＬＤＤ拡散層
構造であるトランジスタとＥＰＲＯＭを同一チップ上に
形成することを可能にし、さらに、従来のように、周辺
特にＮチャネル部の拡散層とセル部拡散層が同一の構造
でなく同時に形成できないがＥＰＲＯＭセルゲート電極
形成時のマスクをそのまま利用することで、ＥＰＲＯＭ
セル部のみ選択的に高濃度拡散層を形成することができ
るのでＰＲ数を増やすことなく製造できるという利点を
有する。
Ｍセル部上に、第１ゲート絶縁膜、浮遊ゲート第１多結
晶シリコン層、第２ゲート絶縁膜、制御ゲート第２多結
晶シリコン層を順次形成し、一方周辺トランジスタ部上
に、第１ゲート絶縁膜、第２多結晶シリコン層を形成し
た後の工程において、従来と異なりまず、周辺トランジ
スタ部においてゲート電極を形成して、その後ＥＰＲＯ
Ｍセル部のゲート電極形成をする前に酸化膜成長、エッ
チバックを行なうことによって、周辺トランジスタのゲ
ート電極側壁にのみサイドウォールを形成し、その後、
ＥＰＲＯＭセル部ゲート電極を形成して、なお且つ、そ
の時のマスクを用いてＥＰＲＯＭ部のみ選択的に高濃度
拡散層を形成することによって、周辺部がＬＤＤ拡散層
構造であるトランジスタとＥＰＲＯＭを同一チップ上に
形成することを可能にし、さらに、従来のように、周辺
特にＮチャネル部の拡散層とセル部拡散層が同一の構造
でなく同時に形成できないがＥＰＲＯＭセルゲート電極
形成時のマスクをそのまま利用することで、ＥＰＲＯＭ
セル部のみ選択的に高濃度拡散層を形成することができ
るのでＰＲ数を増やすことなく製造できるという利点を
有する。
【図１】本発明の一実施例の一製造工程後の縦断面図で
ある。
ある。
【図２】図１の次の製造工程後の縦断面図である。
【図３】図２の次の製造工程後の縦断面図である。
【図４】図３の次の製造工程後の縦断面図である。
【図５】図４の次の製造工程後の縦断面図である。
【図６】図５の次の製造工程後の縦断面図である。
【図７】図６の次の製造工程後の縦断面図である。
【図８】図７の次の製造工程後の縦断面図である。
【図９】図８の次の製造工程後の縦断面図である。
【図１０】本発明の他の実施例の一製造工程後の縦断面
図である。
図である。
【図１１】図１０の次の製造工程後の縦断面図である。
【図１２】図１１の次の製造工程後の縦断面図である。
【図１３】図１２の次の製造工程後の縦断面図である。
【図１４】図１３の次の製造工程後の縦断面図である。
【図１５】図１４の次の製造工程後の縦断面図である。
【図１６】従来の一製造工程後の縦断面図である。
【図１７】図１６の次の製造工程後の縦断面図である。
【図１８】図１７の次の製造工程後の縦断面図である。
【図１９】図１８の次の製造工程後の縦断面図である。
【図２０】図１９の次の製造工程後の縦断面図である。
１ Ｐ型基板
２ Ｐウェル
３ Ｎウェル
４ 素子分離絶縁膜
５ 第１ゲート絶縁膜（ＥＰＲＯＭ部及び周辺ト
ランジスタ部） ６ 浮遊ゲート第１多結晶シリコン層７
第２ゲート絶縁膜 ８ 制御ゲート第１多結晶シリコン層９
フォトレジスト １０ Ｎ型中濃度拡散層 １０′ Ｎ型ＬＤＤ型拡散層 １１′ Ｐ型ＬＤＤ型拡散層 １２ ＣＶＤ絶縁膜 １３ サイドウォール（周辺トランジスタ部）１
３′ サイドウォール（セル部境界）１４
ゲート電極（セル部） １５ Ｎ型高濃度拡散層 １６ アルミマスク １７ 層間絶縁膜 １８ Ｐ型高濃度拡散層 １９ 高融点金属シリサイド層 ２０ アルミ電極
ランジスタ部） ６ 浮遊ゲート第１多結晶シリコン層７
第２ゲート絶縁膜 ８ 制御ゲート第１多結晶シリコン層９
フォトレジスト １０ Ｎ型中濃度拡散層 １０′ Ｎ型ＬＤＤ型拡散層 １１′ Ｐ型ＬＤＤ型拡散層 １２ ＣＶＤ絶縁膜 １３ サイドウォール（周辺トランジスタ部）１
３′ サイドウォール（セル部境界）１４
ゲート電極（セル部） １５ Ｎ型高濃度拡散層 １６ アルミマスク １７ 層間絶縁膜 １８ Ｐ型高濃度拡散層 １９ 高融点金属シリサイド層 ２０ アルミ電極
Claims (1)
- 【請求項１】 紫外線消去型ＥＰＲＯＭを含み、かつ
周辺部トランジスタのソース・ドレイン拡散層をＬＤＤ
構造で構成するＭＯＳ半導体装置の製造方法において、
ＥＰＲＯＭセル部上に第１ゲート絶縁膜と、浮遊ゲート
第１多結晶シリコン層、その上に第２ゲート絶縁膜、さ
らに制御ゲート第２多結晶シリコン層を形成し、周辺ト
ランジスタ部上に、第１ゲート絶縁膜、およびその上に
前記第２多結晶シリコン層を形成した後の工程において
、まず、周辺トランジスタ部上の第２多結晶シリコン層
を選択的に除去してゲート電極を形成した後、不純物の
導入により基板またはウェルと逆導電型の中濃度拡散層
を形成する第１の工程と、さらに周辺トランジスタの前
記ゲート電極にのみサイドウォールを形成する第２の工
程と、その後に、前記第１多結晶シリコン層、第２ゲー
ト絶縁膜、第２多結晶シリコン層を自己整合的にエッチ
ングし、セル部のゲート電極を形成し、それをマスクと
して、ＥＰＲＯＭセル部の高濃度拡散層を形成する第３
の工程とを有してなることを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3066155A JPH04302170A (ja) | 1991-03-29 | 1991-03-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3066155A JPH04302170A (ja) | 1991-03-29 | 1991-03-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04302170A true JPH04302170A (ja) | 1992-10-26 |
Family
ID=13307694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3066155A Pending JPH04302170A (ja) | 1991-03-29 | 1991-03-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04302170A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5911105A (en) * | 1996-07-12 | 1999-06-08 | Nec Corporation | Flash memory manufacturing method |
| KR100357197B1 (ko) * | 2000-12-15 | 2002-10-19 | 주식회사 하이닉스반도체 | 반도체 소자의 플러그 형성방법 |
-
1991
- 1991-03-29 JP JP3066155A patent/JPH04302170A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5911105A (en) * | 1996-07-12 | 1999-06-08 | Nec Corporation | Flash memory manufacturing method |
| KR100357197B1 (ko) * | 2000-12-15 | 2002-10-19 | 주식회사 하이닉스반도체 | 반도체 소자의 플러그 형성방법 |
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