JP2803925B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2803925B2 JP2803925B2 JP3251910A JP25191091A JP2803925B2 JP 2803925 B2 JP2803925 B2 JP 2803925B2 JP 3251910 A JP3251910 A JP 3251910A JP 25191091 A JP25191091 A JP 25191091A JP 2803925 B2 JP2803925 B2 JP 2803925B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- layer
- forming
- formation region
- conductivity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【産業上の利用分野】この発明はＣＭＯＳデバイスの半
導体装置の製造方法に関するものである。
導体装置の製造方法に関するものである。
【０００２】
【従来の技術】従来、ＬＤＤ ＣＭＯＳトランジスタを
形成するには、ポリシリコンのゲートを形成した後ｎ-
領域及びｐ- 領域をｎ型不純物及びｐ型不純物をそれぞ
れ注入して形成する。この際、それぞれの不純物注入段
階はホトリソグラフィ工程で行われ、ｎ型不純物はＰＭ
ＯＳ領域等には注入されない。これとは反対にｐ型不純
物はＮＭＯＳ領域等には注入されない。続いて、ＳｉＯ
2 膜を積層しエッチングを行って非等方的にサイドウォ
ールスペーサを形成し、イオン注入でｎ+ 及びｐ + ソー
ス／ドレイン領域をそれぞれの領域形成ごとに１つのホ
トリソグラフィを用いて形成する。この際、２つのホト
リソグラフィ段階はｎ型不純物はＰＭＯＳ領域には注入
されないように、また、ｐ型不純物はＮＭＯＳ領域には
注入されないようにそれぞれ行われる。
形成するには、ポリシリコンのゲートを形成した後ｎ-
領域及びｐ- 領域をｎ型不純物及びｐ型不純物をそれぞ
れ注入して形成する。この際、それぞれの不純物注入段
階はホトリソグラフィ工程で行われ、ｎ型不純物はＰＭ
ＯＳ領域等には注入されない。これとは反対にｐ型不純
物はＮＭＯＳ領域等には注入されない。続いて、ＳｉＯ
2 膜を積層しエッチングを行って非等方的にサイドウォ
ールスペーサを形成し、イオン注入でｎ+ 及びｐ + ソー
ス／ドレイン領域をそれぞれの領域形成ごとに１つのホ
トリソグラフィを用いて形成する。この際、２つのホト
リソグラフィ段階はｎ型不純物はＰＭＯＳ領域には注入
されないように、また、ｐ型不純物はＮＭＯＳ領域には
注入されないようにそれぞれ行われる。
【０００３】
【発明が解決しようとする課題】しかし、従来の工程
は、多数のホトリソグラフィ段階を必要としたりサイド
ウォールエッチング工程を必要とし複雑である。さら
に、ＮＭＯＳのｎ- （あるいはＰＭＯＳのｐ- 領域）と
ｎ+ 領域（あるいはｐ+ 領域）が同時にアニールされる
訳であるがその際ｎ+（ｐ+ ）領域が相対的に大きな熱
体（thermal budget)でアニールされる必要がある。そ
のためｎ-（ｐ- ）領域で不純物が広く拡散し、トラン
ジスタの短チャネル特性を劣化させることにもなる。
は、多数のホトリソグラフィ段階を必要としたりサイド
ウォールエッチング工程を必要とし複雑である。さら
に、ＮＭＯＳのｎ- （あるいはＰＭＯＳのｐ- 領域）と
ｎ+ 領域（あるいはｐ+ 領域）が同時にアニールされる
訳であるがその際ｎ+（ｐ+ ）領域が相対的に大きな熱
体（thermal budget)でアニールされる必要がある。そ
のためｎ-（ｐ- ）領域で不純物が広く拡散し、トラン
ジスタの短チャネル特性を劣化させることにもなる。
【０００４】
【課題を解決するための手段】従って、この発明は、Ｓ
ｉＯ2 ／ポリシリコンの積重ねからなる積層構造をエッ
チングしないでサイドウォールスペーサとして使用する
ものである。そして、ＳｉＯ2 膜又は／及びポリシリコ
ン膜をエッチングしてサイドウォールを形成するという
常套手段を用いることは無くなるから、それによってサ
イドウォールスペーサを形成するためのエッチング工程
及びそのためのホトリソグラフィ工程を不要にできる。
この発明では、ｎ+ ソース／ドレイン領域（ｐ+ ソース
／ドレイン領域）の高濃度不純物層及びｎ- 領域（ｐ-
領域）の低濃度不純物層がＣＭＯＳデバイスを構成する
ＮＭＯＳトランジスタやＰＭＯＳトランジスタのそれぞ
れにおいて、従来のように同時にではなくてポリシリコ
ン層のエッチングの前後に高濃度不純物層、低濃度不純
物層を別個に形成したものである。具体的には、第１の
実施例では、まず、図２でポリシリコン層６を注入保護
膜としてｎ+ ソース／ドレイン領域８を形成し、ポリシ
リコン層６をエッチングした後今度は図４で残存ポリシ
リコン層６を注入保護膜としてｐ+ ソース／ドレイン領
域１０を形成し、続いて、図５でｎ- 領域１１を順次形
成するものである。第２の実施例ではｎ- 領域１１の形
成後さらにｐ- 領域１３を形成している。第３の実施例
でもｎ+ ソース／ドレイン領域８、ｎ- 領域１９、ｐ+
ソース／ドレイン領域２１及びｐ- 領域２２を順次形成
している。第４の実施例ではｎ+ ソース／ドレイン領域
８、ｐ+ ソース／ドレイン領域１０、ｎ- 領域１１及び
ｐ- 領域２４を形成している。
ｉＯ2 ／ポリシリコンの積重ねからなる積層構造をエッ
チングしないでサイドウォールスペーサとして使用する
ものである。そして、ＳｉＯ2 膜又は／及びポリシリコ
ン膜をエッチングしてサイドウォールを形成するという
常套手段を用いることは無くなるから、それによってサ
イドウォールスペーサを形成するためのエッチング工程
及びそのためのホトリソグラフィ工程を不要にできる。
この発明では、ｎ+ ソース／ドレイン領域（ｐ+ ソース
／ドレイン領域）の高濃度不純物層及びｎ- 領域（ｐ-
領域）の低濃度不純物層がＣＭＯＳデバイスを構成する
ＮＭＯＳトランジスタやＰＭＯＳトランジスタのそれぞ
れにおいて、従来のように同時にではなくてポリシリコ
ン層のエッチングの前後に高濃度不純物層、低濃度不純
物層を別個に形成したものである。具体的には、第１の
実施例では、まず、図２でポリシリコン層６を注入保護
膜としてｎ+ ソース／ドレイン領域８を形成し、ポリシ
リコン層６をエッチングした後今度は図４で残存ポリシ
リコン層６を注入保護膜としてｐ+ ソース／ドレイン領
域１０を形成し、続いて、図５でｎ- 領域１１を順次形
成するものである。第２の実施例ではｎ- 領域１１の形
成後さらにｐ- 領域１３を形成している。第３の実施例
でもｎ+ ソース／ドレイン領域８、ｎ- 領域１９、ｐ+
ソース／ドレイン領域２１及びｐ- 領域２２を順次形成
している。第４の実施例ではｎ+ ソース／ドレイン領域
８、ｐ+ ソース／ドレイン領域１０、ｎ- 領域１１及び
ｐ- 領域２４を形成している。
【０００５】この発明では、ポリシリコン層は注入保護
膜としても用いられる。すなわち、薄い酸化膜や窒化膜
の代わりにポリシリコン層を介して不純物を注入して高
濃度のソース／ドレイン領域を形成するようにしてい
る。具体的には、図２、図８、図１５及び図２２にそれ
ぞれ示すようにＮＭＯＳトランジスタのｎ+ ソース／ド
レイン領域８の形成の際や、図４、図１０、図１８及び
図２４にそれぞれ示すようにＰＭＯＳトランジスタのｐ
+ ソース／ドレイン領域１０，１０，２１及び１０の形
成の際がそうである。また、図２６でのｐ- 領域２４の
形成の際もそうである。そのため、酸素又は窒素のノッ
クオンに関連して半導体基板等に欠陥が生じるような問
題もなくなる。
膜としても用いられる。すなわち、薄い酸化膜や窒化膜
の代わりにポリシリコン層を介して不純物を注入して高
濃度のソース／ドレイン領域を形成するようにしてい
る。具体的には、図２、図８、図１５及び図２２にそれ
ぞれ示すようにＮＭＯＳトランジスタのｎ+ ソース／ド
レイン領域８の形成の際や、図４、図１０、図１８及び
図２４にそれぞれ示すようにＰＭＯＳトランジスタのｐ
+ ソース／ドレイン領域１０，１０，２１及び１０の形
成の際がそうである。また、図２６でのｐ- 領域２４の
形成の際もそうである。そのため、酸素又は窒素のノッ
クオンに関連して半導体基板等に欠陥が生じるような問
題もなくなる。
【０００６】また、ＳｉＯ2 ／ポリシリコンの積重ねの
使用によって第４の実施例に示されているようにいかな
るフォトリソグラフィ工程を付け加えることなくｐ型不
純物を半導体基板全面に渡り注入することに依ってＤＩ
−ＬＤＤ（Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔｅｄ Ｌｉｇ
ｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造のＮＭＯＳト
ランジスタやＤＩ−ＧＯＬＤ（Ｄｏｕｂｌｅ Ｉｍｐｌ
ａｎｔｅｄ Ｇａｔｅ−ｄｒａｉｎ Ｏｖｅｒｌａｐｐ
ｅｄ Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造
のＮＭＯＳトランジスタ、及びＬＤＤ ＰＭＯＳトラン
ジスタを形成できる。具体的には、第４の実施例の図２
６及び図２７に示されているようにＤＩ−ＧＯＬＤ構造
のＮＭＯＳトランジスタＴ4 では、ｎ- 領域１１がｐ-
領域２３で囲まれているのでｎ- 領域１１の広がりを抑
制できる。これによりＮＭＯＳトランジスタの短チャネ
ル特性を向上できる。ＤＩ−ＬＤＤ構造のＮＭＯＳトラ
ンジスタでも同様の効果を奏し得る。
使用によって第４の実施例に示されているようにいかな
るフォトリソグラフィ工程を付け加えることなくｐ型不
純物を半導体基板全面に渡り注入することに依ってＤＩ
−ＬＤＤ（Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔｅｄ Ｌｉｇ
ｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造のＮＭＯＳト
ランジスタやＤＩ−ＧＯＬＤ（Ｄｏｕｂｌｅ Ｉｍｐｌ
ａｎｔｅｄ Ｇａｔｅ−ｄｒａｉｎ Ｏｖｅｒｌａｐｐ
ｅｄ Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造
のＮＭＯＳトランジスタ、及びＬＤＤ ＰＭＯＳトラン
ジスタを形成できる。具体的には、第４の実施例の図２
６及び図２７に示されているようにＤＩ−ＧＯＬＤ構造
のＮＭＯＳトランジスタＴ4 では、ｎ- 領域１１がｐ-
領域２３で囲まれているのでｎ- 領域１１の広がりを抑
制できる。これによりＮＭＯＳトランジスタの短チャネ
ル特性を向上できる。ＤＩ−ＬＤＤ構造のＮＭＯＳトラ
ンジスタでも同様の効果を奏し得る。
【０００７】さらにこの発明では、ＰＭＯＳトランジス
タのホット・キャリアの信頼性もＰＭＯＳドレイン領域
でｐ- 領域の形成によって向上できる。具体的には、第
２の実施例の図１２及び図１３に示されているようにＰ
ＭＯＳ形成領域Ａのｐ+ ソース／ドレイン領域１０にｐ
- 領域１３が形成されている。また、第３の実施例の図
１９及び図２０示されているようにＰＭＯＳ形成領域Ａ
のｐ+ ソース／ドレイン領域２１にｐ- 領域２２が形成
されている。さらに、第４の実施例の図２６及び図２７
に示されているようにＰＭＯＳ形成領域Ａのｐ+ ソース
／ドレイン領域１０にｐ- 領域２４が形成されている。
タのホット・キャリアの信頼性もＰＭＯＳドレイン領域
でｐ- 領域の形成によって向上できる。具体的には、第
２の実施例の図１２及び図１３に示されているようにＰ
ＭＯＳ形成領域Ａのｐ+ ソース／ドレイン領域１０にｐ
- 領域１３が形成されている。また、第３の実施例の図
１９及び図２０示されているようにＰＭＯＳ形成領域Ａ
のｐ+ ソース／ドレイン領域２１にｐ- 領域２２が形成
されている。さらに、第４の実施例の図２６及び図２７
に示されているようにＰＭＯＳ形成領域Ａのｐ+ ソース
／ドレイン領域１０にｐ- 領域２４が形成されている。
【０００８】
【作用】この発明は、ＳｉＯ2 ／ポリシリコンの積重ね
からなる積層構造をエッチングしないでサイドウォール
スペーサとして使用するので、サイドウォールスペーサ
形成のためのエッチング工程なしでしかもそれに関連す
るホトリソグラフィ工程の数を軽減できて製造工程を簡
略化しながらＬＤＤ又はＧＯＬＤ構造を有するＣＭＯＳ
デバイスを得ることができる。
からなる積層構造をエッチングしないでサイドウォール
スペーサとして使用するので、サイドウォールスペーサ
形成のためのエッチング工程なしでしかもそれに関連す
るホトリソグラフィ工程の数を軽減できて製造工程を簡
略化しながらＬＤＤ又はＧＯＬＤ構造を有するＣＭＯＳ
デバイスを得ることができる。
【０００９】また、この発明では、 １．低濃度不純物層と高濃度不純物層を同時にアニ−ル
することはなく、各層に見合った温度でアニ−ルが行わ
れる。 ２．ＤＩ−ＬＤＤやＤＩ−ＧＯＬＤ構造のＣＭＯＳデバ
イスをいかなるホトリソグラフィ工程を付け加えること
なく形成できる。従って不純物の拡散を抑制するこでＣ
ＭＯＳデバイスの短チャネル特性を向上でき、その結
果、ＣＭＯＳデバイスをより縮小できる。
することはなく、各層に見合った温度でアニ−ルが行わ
れる。 ２．ＤＩ−ＬＤＤやＤＩ−ＧＯＬＤ構造のＣＭＯＳデバ
イスをいかなるホトリソグラフィ工程を付け加えること
なく形成できる。従って不純物の拡散を抑制するこでＣ
ＭＯＳデバイスの短チャネル特性を向上でき、その結
果、ＣＭＯＳデバイスをより縮小できる。
【００１０】また、薄い酸化膜や窒化膜の代わりにポリ
シリコン層を介して不純物を注入して高濃度のソース／
ドレイン領域を形成するようにしているので、酸素又は
窒素のノックオンに関連して半導体基板等に欠陥が生じ
るような問題もなくなる。
シリコン層を介して不純物を注入して高濃度のソース／
ドレイン領域を形成するようにしているので、酸素又は
窒素のノックオンに関連して半導体基板等に欠陥が生じ
るような問題もなくなる。
【００１１】
【実施例】以下図に示す実施例に基づいてこの発明を詳
述する。なおそれによってこの発明は限定されるもので
はない。図１〜図６はＧＯＬＤ構造のＮＭＯＳトランジ
スタとオフセットシングルドレインを備えたＰＭＯＳト
ランジスタとからなるＣＭＯＳデバイスを形成するこの
発明の第１の実施例を示す。
述する。なおそれによってこの発明は限定されるもので
はない。図１〜図６はＧＯＬＤ構造のＮＭＯＳトランジ
スタとオフセットシングルドレインを備えたＰＭＯＳト
ランジスタとからなるＣＭＯＳデバイスを形成するこの
発明の第１の実施例を示す。
【００１２】図６において、ＣＭＯＳデバイスは、ゲー
ト酸化膜３、ＳｉＯ2 膜５、フィールド酸化膜２及びポ
リシリコンのゲート電極４，４を有するＳｉ基板１上に
配設されたＮＭＯＳトランジスタＴ1 、ＰＭＯＳトラン
ジスタＴ2 からなり、ＮＭＯＳトランジスタＴ1 は不純
物層として高濃度にｎ型不純物が注入された濃度が約１
×1020ｃｍ-3のｎ+ ソース／ドレイン領域８と低濃度に
ｎ型不純物が注入された濃度が約１×1018ｃｍ-3のｎ-
領域11を有してＧＯＬＤ構造のトランジスタを構成して
おり、一方、ＰＭＯＳトランジスタＴ2 は、不純物層と
して、ｐ- 領域を具備しない高濃度にｐ型不純物が注入
された濃度が１×1020ｃｍ-3のｐ+ ソース／ドレイン領
域１０のみを有してなるシングルドレイン構造で、かつ
ソース／ドレイン領域１０がゲート電極４からオフセッ
トされた位置にあるオフセット構造をなしている。
ト酸化膜３、ＳｉＯ2 膜５、フィールド酸化膜２及びポ
リシリコンのゲート電極４，４を有するＳｉ基板１上に
配設されたＮＭＯＳトランジスタＴ1 、ＰＭＯＳトラン
ジスタＴ2 からなり、ＮＭＯＳトランジスタＴ1 は不純
物層として高濃度にｎ型不純物が注入された濃度が約１
×1020ｃｍ-3のｎ+ ソース／ドレイン領域８と低濃度に
ｎ型不純物が注入された濃度が約１×1018ｃｍ-3のｎ-
領域11を有してＧＯＬＤ構造のトランジスタを構成して
おり、一方、ＰＭＯＳトランジスタＴ2 は、不純物層と
して、ｐ- 領域を具備しない高濃度にｐ型不純物が注入
された濃度が１×1020ｃｍ-3のｐ+ ソース／ドレイン領
域１０のみを有してなるシングルドレイン構造で、かつ
ソース／ドレイン領域１０がゲート電極４からオフセッ
トされた位置にあるオフセット構造をなしている。
【００１３】以下製造方法について説明する。図１に示
すように、Ｓｉ基板１上にＳｉＯ2 のフィールド酸化膜
２、同じくＳｉＯ2 のゲート酸化膜３及びゲート酸化膜
３直上にポリシリコンのゲート電極４、４を公知の方法
で形成する。続いて、厚さが10ｎｍの薄いＳｉＯ2 膜５
を公知の成長法又は堆積法で形成した後ゲート電極４、
４を含むＳｉ基板１上の全面に厚さが250 ｎｍのポリシ
リコン層６を積層する。
すように、Ｓｉ基板１上にＳｉＯ2 のフィールド酸化膜
２、同じくＳｉＯ2 のゲート酸化膜３及びゲート酸化膜
３直上にポリシリコンのゲート電極４、４を公知の方法
で形成する。続いて、厚さが10ｎｍの薄いＳｉＯ2 膜５
を公知の成長法又は堆積法で形成した後ゲート電極４、
４を含むＳｉ基板１上の全面に厚さが250 ｎｍのポリシ
リコン層６を積層する。
【００１４】次に、ＰＭＯＳトランジスタ形成領域Ａを
ホトリソグラフィによってホトレジスト７で覆い、ＮＭ
ＯＳトランジスタのｎ+ （高濃度のｎ型）ソース／ドレ
イン領域８を形成するためにポリシリコン層６、ＳｉＯ
2 膜５を介してｎ型不純物３０を注入する（図２参
照）。この場合、ｎ型不純物３０をＳｉ基板１の表面に
対して真上から注入する必要がある。
ホトリソグラフィによってホトレジスト７で覆い、ＮＭ
ＯＳトランジスタのｎ+ （高濃度のｎ型）ソース／ドレ
イン領域８を形成するためにポリシリコン層６、ＳｉＯ
2 膜５を介してｎ型不純物３０を注入する（図２参
照）。この場合、ｎ型不純物３０をＳｉ基板１の表面に
対して真上から注入する必要がある。
【００１５】この際、ｎ型不純物３０をＳｉ基板１の表
面に対して斜め方向からではなく真上から注入する必要
がある。ｎ型不純物３０として、例えばＡｓのイオンを
80〜120 ＫeVの大きな注入エネルギで、かつ１×1015〜
５×1015ｃｍ-2の多い注入量で注入して濃度が約１×10
20ｃｍ-3の高濃度のｎ+ ソース／ドレイン領域８を形成
する。この注入エネルギは当然のことながらポリシリコ
ン層６、ＳｉＯ2 膜５をｎ型不純物３０が通過しうるに
足りる十分な大きさに設定されている。このように本実
施例では、従来注入保護膜として頻繁に用いられる薄い
酸化膜や窒化膜の代わりにポリシリコン層６を不純物の
注入保護膜として用いこれを介してｎ型不純物３０を注
入して高濃度のソース／ドレイン領域８を形成するよう
にしているので、酸素又は窒素のノックオンに関連して
Ｓｉ基板１等を含むウエハに欠陥が生じるような問題は
ない。
面に対して斜め方向からではなく真上から注入する必要
がある。ｎ型不純物３０として、例えばＡｓのイオンを
80〜120 ＫeVの大きな注入エネルギで、かつ１×1015〜
５×1015ｃｍ-2の多い注入量で注入して濃度が約１×10
20ｃｍ-3の高濃度のｎ+ ソース／ドレイン領域８を形成
する。この注入エネルギは当然のことながらポリシリコ
ン層６、ＳｉＯ2 膜５をｎ型不純物３０が通過しうるに
足りる十分な大きさに設定されている。このように本実
施例では、従来注入保護膜として頻繁に用いられる薄い
酸化膜や窒化膜の代わりにポリシリコン層６を不純物の
注入保護膜として用いこれを介してｎ型不純物３０を注
入して高濃度のソース／ドレイン領域８を形成するよう
にしているので、酸素又は窒素のノックオンに関連して
Ｓｉ基板１等を含むウエハに欠陥が生じるような問題は
ない。
【００１６】次に、ＮＭＯＳトランジスタ形成領域Ｂの
ポリシリコン層６を公知のドライエッチングあるいは公
知のウェットエッチングで除去する（図３参照）。この
際、ＰＭＯＳトランジスタ形成領域Ａのポリシリコン層
６はホトレジスト７で保護されて残存ポリシリコン層と
なる。そして、ホトレジスト７を除去した後、ウエハの
ｎ型不純物３０注入による損失を回復するために必要な
らばウエハを相対的に高い温度、好ましくは850 〜950
℃で、より好ましくは900 ℃でアニールするのが好まし
い（図３参照）。もし、必要でないならばそのアニール
の工程はすべての不純物を注入した後なされても良いが
本実施例のようにこの時点で高温アニールを施すのが好
ましい。
ポリシリコン層６を公知のドライエッチングあるいは公
知のウェットエッチングで除去する（図３参照）。この
際、ＰＭＯＳトランジスタ形成領域Ａのポリシリコン層
６はホトレジスト７で保護されて残存ポリシリコン層と
なる。そして、ホトレジスト７を除去した後、ウエハの
ｎ型不純物３０注入による損失を回復するために必要な
らばウエハを相対的に高い温度、好ましくは850 〜950
℃で、より好ましくは900 ℃でアニールするのが好まし
い（図３参照）。もし、必要でないならばそのアニール
の工程はすべての不純物を注入した後なされても良いが
本実施例のようにこの時点で高温アニールを施すのが好
ましい。
【００１７】次に、ＮＭＯＳトランジスタ形成領域Ｂを
ホトレジスト９で覆い、ＰＭＯＳトランジスタのｐ
+ （高濃度のｐ型）ソース／ドレイン領域１０をｐ型不
純物３１を残存ポリシリコン層６、ＳｉＯ2 膜５を介し
て注入することで形成する（図４参照）。この際、Ｓｉ
基板１は不純物に注入に先立ってアモルファス化され
る。また、ｐ型不純物３１として、例えばＢのイオンを
30〜60ＫeVの注入エネルギで、かつ１×1015〜５×1015
ｃｍ-2の多い注入量で注入して濃度が約１×1020ｃｍ-3
の高濃度のｐ+ ソース／ドレイン領域１０を形成する。
この場合もｐ型不純物３１をＳｉ基板１の表面に対して
真上から注入する必要がある。また、残存ポリシリコン
層６を注入マスクとして用いてるので、図２の場合と同
様にＳｉ基板１等を含むウエハに欠陥が生じるような問
題はない。
ホトレジスト９で覆い、ＰＭＯＳトランジスタのｐ
+ （高濃度のｐ型）ソース／ドレイン領域１０をｐ型不
純物３１を残存ポリシリコン層６、ＳｉＯ2 膜５を介し
て注入することで形成する（図４参照）。この際、Ｓｉ
基板１は不純物に注入に先立ってアモルファス化され
る。また、ｐ型不純物３１として、例えばＢのイオンを
30〜60ＫeVの注入エネルギで、かつ１×1015〜５×1015
ｃｍ-2の多い注入量で注入して濃度が約１×1020ｃｍ-3
の高濃度のｐ+ ソース／ドレイン領域１０を形成する。
この場合もｐ型不純物３１をＳｉ基板１の表面に対して
真上から注入する必要がある。また、残存ポリシリコン
層６を注入マスクとして用いてるので、図２の場合と同
様にＳｉ基板１等を含むウエハに欠陥が生じるような問
題はない。
【００１８】続いて、ホトレジスト９を除去した後必要
ならばこの時点で図３でのウエハのｎ型不純物３０注入
による損失を回復するためのアニールと同様にＰＭＯＳ
トランジスタのｐ+ ソース／ドレイン領域１０を含むＳ
ｉ基板１のアニールを行う。そのアニールの温度は800
〜900 ℃が好ましい。続いて、図５に示すようにｎ+ ソ
ース／ドレイン領域８にｎ- （低濃度のｎ型）領域１１
を形成してなるＧＯＬＤ構造のＮＭＯＳトランジスタ形
成するには大きな注入角θでもって、好ましくは30〜60
°の注入角θでもってｎ型不純物３０をＳｉ基板１の表
面に対して斜めから注入してＮＭＯＳトランジスタのｎ
- 領域１１を形成する。
ならばこの時点で図３でのウエハのｎ型不純物３０注入
による損失を回復するためのアニールと同様にＰＭＯＳ
トランジスタのｐ+ ソース／ドレイン領域１０を含むＳ
ｉ基板１のアニールを行う。そのアニールの温度は800
〜900 ℃が好ましい。続いて、図５に示すようにｎ+ ソ
ース／ドレイン領域８にｎ- （低濃度のｎ型）領域１１
を形成してなるＧＯＬＤ構造のＮＭＯＳトランジスタ形
成するには大きな注入角θでもって、好ましくは30〜60
°の注入角θでもってｎ型不純物３０をＳｉ基板１の表
面に対して斜めから注入してＮＭＯＳトランジスタのｎ
- 領域１１を形成する。
【００１９】この際、少ない注入量でｎ型不純物３０を
注入するとともに、小さな注入エネルギで注入する必要
がある。従って、ＰＭＯＳトランジスタ形成領域Ａに残
存している残存ポリシリコン層６によりｎ型不純物３０
の通過が阻止されてＰＭＯＳトランジスタ形成領域Ａの
Ｓｉ基板１上にはｎ型不純物３０がほとんど到達しな
い。このｎ型不純物３０として、例えばＰのイオンを、
30〜60ＫeVの注入エネルギで、かつ１×1013〜５×1013
ｃｍ-2の注入量で注入して濃度が５×1017〜５×1018ｃ
ｍ-3の低濃度のｎ- ソース／ドレイン領域１１を形成す
る。なお本実施例では、ＧＯＬＤ構造のＮＭＯＳトラン
ジスタの形成方法を示しているがＬＤＤ構造のＮＭＯＳ
トランジスタを形成してもよい。この時には通常の小さ
な注入角で、好ましくは０〜７°の注入角θでもってｎ
型不純物３０を注入してｎ- 領域１１を形成すれば良
い。
注入するとともに、小さな注入エネルギで注入する必要
がある。従って、ＰＭＯＳトランジスタ形成領域Ａに残
存している残存ポリシリコン層６によりｎ型不純物３０
の通過が阻止されてＰＭＯＳトランジスタ形成領域Ａの
Ｓｉ基板１上にはｎ型不純物３０がほとんど到達しな
い。このｎ型不純物３０として、例えばＰのイオンを、
30〜60ＫeVの注入エネルギで、かつ１×1013〜５×1013
ｃｍ-2の注入量で注入して濃度が５×1017〜５×1018ｃ
ｍ-3の低濃度のｎ- ソース／ドレイン領域１１を形成す
る。なお本実施例では、ＧＯＬＤ構造のＮＭＯＳトラン
ジスタの形成方法を示しているがＬＤＤ構造のＮＭＯＳ
トランジスタを形成してもよい。この時には通常の小さ
な注入角で、好ましくは０〜７°の注入角θでもってｎ
型不純物３０を注入してｎ- 領域１１を形成すれば良
い。
【００２０】続いて、残存ポリシリコン層６を除去し不
純物３０注入によるＳｉ基板１の損失を回復するために
熱処理を付すとともに不純物の活性化を行う（図６参
照）。この熱処理温度としては図３、図４で上述した熱
処理温度より低温の700 〜850℃が好ましく、かつ熱処
理を短い時間、例えば10〜600 秒で低温で行うのが好ま
しい。というのは折角所定の注入角θでもって図５に示
すように横方向に所定の幅Ｗで、かつ縦方向に所定の深
さＤでｎ- 領域１１を形成しても図６の熱処理でｎ- 領
域１１が許される範囲内を越えて拡張しないようにする
ためである。
純物３０注入によるＳｉ基板１の損失を回復するために
熱処理を付すとともに不純物の活性化を行う（図６参
照）。この熱処理温度としては図３、図４で上述した熱
処理温度より低温の700 〜850℃が好ましく、かつ熱処
理を短い時間、例えば10〜600 秒で低温で行うのが好ま
しい。というのは折角所定の注入角θでもって図５に示
すように横方向に所定の幅Ｗで、かつ縦方向に所定の深
さＤでｎ- 領域１１を形成しても図６の熱処理でｎ- 領
域１１が許される範囲内を越えて拡張しないようにする
ためである。
【００２１】このようにしてＧＯＬＤ構造のＮＭＯＳト
ランジスタＴ1 と、ＰＭＯＳトランジスタＴ2 からなる
ＣＭＯＳデバイスを形成できる。なお本実施例ではＧＯ
ＬＤ構造のＮＭＯＳトランジスタと、ＰＭＯＳトランジ
スタからなるＣＭＯＳデバイスの形成方法を示したが、
同様の方法でＬＤＤ構造のＮＭＯＳトランジスタと、Ｐ
ＭＯＳトランジスタからなるＣＭＯＳデバイスを形成で
きる。また、同様の方法でＧＯＬＤ構造のＰＭＯＳトラ
ンジスタと、ＮＭＯＳトランジスタからなるＣＭＯＳデ
バイスやＬＤＤ構造のＰＭＯＳトランジスタと、ＮＭＯ
ＳトランジスタからなるＣＭＯＳデバイスも形成でき
る。
ランジスタＴ1 と、ＰＭＯＳトランジスタＴ2 からなる
ＣＭＯＳデバイスを形成できる。なお本実施例ではＧＯ
ＬＤ構造のＮＭＯＳトランジスタと、ＰＭＯＳトランジ
スタからなるＣＭＯＳデバイスの形成方法を示したが、
同様の方法でＬＤＤ構造のＮＭＯＳトランジスタと、Ｐ
ＭＯＳトランジスタからなるＣＭＯＳデバイスを形成で
きる。また、同様の方法でＧＯＬＤ構造のＰＭＯＳトラ
ンジスタと、ＮＭＯＳトランジスタからなるＣＭＯＳデ
バイスやＬＤＤ構造のＰＭＯＳトランジスタと、ＮＭＯ
ＳトランジスタからなるＣＭＯＳデバイスも形成でき
る。
【００２２】図７〜図１３はＧＯＬＤ構造のＮＭＯＳト
ランジスタと、ＬＤＤ構造のＰＭＯＳトランジスタから
なるＣＭＯＳデバイスを形成するこの発明の第２の実施
例を示す。図７〜図１０の工程はこの発明の第１の実施
例の図１〜図４の工程と同様である。
ランジスタと、ＬＤＤ構造のＰＭＯＳトランジスタから
なるＣＭＯＳデバイスを形成するこの発明の第２の実施
例を示す。図７〜図１０の工程はこの発明の第１の実施
例の図１〜図４の工程と同様である。
【００２３】この際、ｎ+ 及びｐ+ 領域の熱処理工程を
同時にしたり、別々にしたりｎ+ 及びｐ+ 領域の熱処理
工程をこれらの工程の終わりにｎ- 及びｐ- （低濃度の
ｐ型）領域のアニーリング工程と組み合わせたりして行
う。図１０でＰＭＯＳトランジスタのｐ+ ソース／ドレ
イン領域１０を含むＳｉ基板１のアニールを行う。なお
本実施例及び第１の実施例ではｎ+ ソース／ドレイン領
域８の熱処理工程とｐ+ ソース／ドレイン領域１０の熱
処理工程とを別々に行ったものを示したが、両高濃度領
域８，１０の熱処理工程を同時に行ったり、あるいは両
高濃度領域８，１０の熱処理工程を本実施例で以下の工
程で形成される低濃度のｎ型領域ゃ低濃度のｐ型領域の
熱処理工程と同時に行ったりしても良い。
同時にしたり、別々にしたりｎ+ 及びｐ+ 領域の熱処理
工程をこれらの工程の終わりにｎ- 及びｐ- （低濃度の
ｐ型）領域のアニーリング工程と組み合わせたりして行
う。図１０でＰＭＯＳトランジスタのｐ+ ソース／ドレ
イン領域１０を含むＳｉ基板１のアニールを行う。なお
本実施例及び第１の実施例ではｎ+ ソース／ドレイン領
域８の熱処理工程とｐ+ ソース／ドレイン領域１０の熱
処理工程とを別々に行ったものを示したが、両高濃度領
域８，１０の熱処理工程を同時に行ったり、あるいは両
高濃度領域８，１０の熱処理工程を本実施例で以下の工
程で形成される低濃度のｎ型領域ゃ低濃度のｐ型領域の
熱処理工程と同時に行ったりしても良い。
【００２４】続いて、図１１に示すようにｎ+ ソース／
ドレイン領域８にｎ- （低濃度のｎ型）領域１１を形成
してなるＧＯＬＤ構造のＮＭＯＳトランジスタ形成する
には大きな注入角θでもって、好ましくは30〜60°の注
入角θでもってｎ型不純物３０をＳｉ基板１の表面に対
して斜めから注入してＮＭＯＳトランジスタのｎ- 領域
１１を形成する。
ドレイン領域８にｎ- （低濃度のｎ型）領域１１を形成
してなるＧＯＬＤ構造のＮＭＯＳトランジスタ形成する
には大きな注入角θでもって、好ましくは30〜60°の注
入角θでもってｎ型不純物３０をＳｉ基板１の表面に対
して斜めから注入してＮＭＯＳトランジスタのｎ- 領域
１１を形成する。
【００２５】この際、少ない注入量でｎ型不純物３０を
注入するとともに、小さな注入エネルギで注入する必要
がある。従って、ＰＭＯＳトランジスタ形成領域Ａに残
存している残存ポリシリコン層６によりｎ型不純物３０
の通過が阻止されてＰＭＯＳトランジスタ形成領域Ａの
Ｓｉ基板１上にはｎ型不純物３０がほとんど到達しな
い。この図１１の工程は第１の実施例の図５に対応す
る。このｎ型不純物３０として、例えばＰのイオンを30
〜60ＫeVの注入エネルギで、かつ１×1013〜５×10 13ｃ
ｍ-2の注入量で注入して濃度が５×1017〜５×1018ｃｍ
-3の低濃度のｎ- 領域１１を形成する。
注入するとともに、小さな注入エネルギで注入する必要
がある。従って、ＰＭＯＳトランジスタ形成領域Ａに残
存している残存ポリシリコン層６によりｎ型不純物３０
の通過が阻止されてＰＭＯＳトランジスタ形成領域Ａの
Ｓｉ基板１上にはｎ型不純物３０がほとんど到達しな
い。この図１１の工程は第１の実施例の図５に対応す
る。このｎ型不純物３０として、例えばＰのイオンを30
〜60ＫeVの注入エネルギで、かつ１×1013〜５×10 13ｃ
ｍ-2の注入量で注入して濃度が５×1017〜５×1018ｃｍ
-3の低濃度のｎ- 領域１１を形成する。
【００２６】続いて、ホトリソグラフィを行って残存ポ
リシリコン層６の除去を行った後ＮＭＯＳトランジスタ
形成領域Ｂにホトレジスト１２を形成し、ＰＭＯＳトラ
ンジスタ形成領域Ａにｐ- 領域１３を形成してＬＤＤ構
造のＰＭＯＳトランジスタを形成する。すなわち、ｐ型
不純物３１として、例えばＢのイオンを15〜25ＫeVの注
入エネルギで、かつ５×1012〜５×1013ｃｍ-2の少ない
注入量で注入して濃度が５×1017〜５×1018ｃｍ-3の低
濃度のｐ- 領域１３を形成する。しかもｐ+ ソース／ド
レイン領域１０にｐ- 領域１３を形成してなるＬＤＤ構
造のＰＭＯＳトランジスタの形成には小さな注入角θで
もって、好ましくは０〜７°の注入角θでもってｐ型不
純物３１をＳｉ基板１の表面に対して真上より極わずか
斜めから注入してＰＭＯＳトランジスタのｐ- 領域１３
を形成する必要がある。本実施例では注入角θを７°で
もって図１２に示すように横方向に所定の幅Ｘで、かつ
縦方向に所定の深さＹのｐ- 領域１３を形成できる。こ
れによりｐ+ ソース／ドレイン領域１０にｐ- 領域１３
が形成される（図１２参照）。
リシリコン層６の除去を行った後ＮＭＯＳトランジスタ
形成領域Ｂにホトレジスト１２を形成し、ＰＭＯＳトラ
ンジスタ形成領域Ａにｐ- 領域１３を形成してＬＤＤ構
造のＰＭＯＳトランジスタを形成する。すなわち、ｐ型
不純物３１として、例えばＢのイオンを15〜25ＫeVの注
入エネルギで、かつ５×1012〜５×1013ｃｍ-2の少ない
注入量で注入して濃度が５×1017〜５×1018ｃｍ-3の低
濃度のｐ- 領域１３を形成する。しかもｐ+ ソース／ド
レイン領域１０にｐ- 領域１３を形成してなるＬＤＤ構
造のＰＭＯＳトランジスタの形成には小さな注入角θで
もって、好ましくは０〜７°の注入角θでもってｐ型不
純物３１をＳｉ基板１の表面に対して真上より極わずか
斜めから注入してＰＭＯＳトランジスタのｐ- 領域１３
を形成する必要がある。本実施例では注入角θを７°で
もって図１２に示すように横方向に所定の幅Ｘで、かつ
縦方向に所定の深さＹのｐ- 領域１３を形成できる。こ
れによりｐ+ ソース／ドレイン領域１０にｐ- 領域１３
が形成される（図１２参照）。
【００２７】続いて、ホトレジスト１２を除去した後不
純物の活性化を行ったりｎ- 領域１１及びｐ- 領域１３
の不純物注入によるＳｉ基板１の損失を回復するために
ウエハのアニールを行う（図１３参照）。この熱処理温
度としては図９、図１０で上述した熱処理温度より低温
の700 〜800 ℃が好ましく、かつ熱処理を短い時間、例
えば10〜600 秒で低熱体（low thermal budget) を用い
て行うのが好ましい。このアニールの工程は第１の実施
例の図６でのアニールの工程に対応する。
純物の活性化を行ったりｎ- 領域１１及びｐ- 領域１３
の不純物注入によるＳｉ基板１の損失を回復するために
ウエハのアニールを行う（図１３参照）。この熱処理温
度としては図９、図１０で上述した熱処理温度より低温
の700 〜800 ℃が好ましく、かつ熱処理を短い時間、例
えば10〜600 秒で低熱体（low thermal budget) を用い
て行うのが好ましい。このアニールの工程は第１の実施
例の図６でのアニールの工程に対応する。
【００２８】このようにしてＧＯＬＤ構造のＮＭＯＳト
ランジスタＴ1 と、ＬＤＤ構造のＰＭＯＳトランジスタ
Ｔ3 からなるＣＭＯＳデバイスを形成できる。なお本実
施例ではＧＯＬＤ構造のＮＭＯＳトランジスタと、ＬＤ
Ｄ構造のＰＭＯＳトランジスタからなるＣＭＯＳデバイ
スの形成方法を示したが、同様の方法でＬＤＤ構造のＮ
ＭＯＳトランジスタと、ＧＯＬＤ構造のＰＭＯＳトラン
ジスタからなるＣＭＯＳデバイスを形成できる。また、
ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを入れ
換えても同様の方法でＣＭＯＳデバイスを形成できる。
ランジスタＴ1 と、ＬＤＤ構造のＰＭＯＳトランジスタ
Ｔ3 からなるＣＭＯＳデバイスを形成できる。なお本実
施例ではＧＯＬＤ構造のＮＭＯＳトランジスタと、ＬＤ
Ｄ構造のＰＭＯＳトランジスタからなるＣＭＯＳデバイ
スの形成方法を示したが、同様の方法でＬＤＤ構造のＮ
ＭＯＳトランジスタと、ＧＯＬＤ構造のＰＭＯＳトラン
ジスタからなるＣＭＯＳデバイスを形成できる。また、
ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを入れ
換えても同様の方法でＣＭＯＳデバイスを形成できる。
【００２９】図１４〜図２０は熱処理温度が低温で、か
つ熱処理を短い時間で行うＧＯＬＤ構造のＮＭＯＳトラ
ンジスタＴ1 と、ＬＤＤ構造のＰＭＯＳトランジスタＴ
3 からなるＣＭＯＳデバイスを形成するこの発明の第３
の実施例を示す。その製造工程において、図１４〜図１
６の工程はこの発明の第１の実施例の図１〜図３の工程
と同様である。
つ熱処理を短い時間で行うＧＯＬＤ構造のＮＭＯＳトラ
ンジスタＴ1 と、ＬＤＤ構造のＰＭＯＳトランジスタＴ
3 からなるＣＭＯＳデバイスを形成するこの発明の第３
の実施例を示す。その製造工程において、図１４〜図１
６の工程はこの発明の第１の実施例の図１〜図３の工程
と同様である。
【００３０】図１６でＮＭＯＳトランジスタ形成領域Ｂ
にｎ+ ソース／ドレイン領域８を形成し、ＰＭＯＳトラ
ンジスタ形成領域Ａにポリシリコン層６を残存させた
後、続いて、図１７に示すようにｎ+ ソース／ドレイン
領域８にｎ- 領域１９を形成してなるＧＯＬＤ構造のＮ
ＭＯＳトランジスタ形成するには大きな注入角θでもっ
て、好ましくは30〜60°のチルト角θでもってｎ型不純
物３０をＳｉ基板１の表面に対して斜めから注入してＮ
ＭＯＳトランジスタのｎ- 領域１９を形成する。
にｎ+ ソース／ドレイン領域８を形成し、ＰＭＯＳトラ
ンジスタ形成領域Ａにポリシリコン層６を残存させた
後、続いて、図１７に示すようにｎ+ ソース／ドレイン
領域８にｎ- 領域１９を形成してなるＧＯＬＤ構造のＮ
ＭＯＳトランジスタ形成するには大きな注入角θでもっ
て、好ましくは30〜60°のチルト角θでもってｎ型不純
物３０をＳｉ基板１の表面に対して斜めから注入してＮ
ＭＯＳトランジスタのｎ- 領域１９を形成する。
【００３１】この際、ｎ型不純物３０として、例えばＰ
のイオンを30〜60ＫeVの小さな注入エネルギで、かつ１
×1013〜５×1013ｃｍ-2の少ない注入量で注入して濃度
が５×1017〜５×1018ｃｍ-3の低濃度のｎ- 領域１９を
形成する。従って、ＰＭＯＳトランジスタ形成領域Ａで
は注入エネルギが小さいことから、ＰＭＯＳトランジス
タ形成領域Ａに残存している残存ポリシリコン層６によ
ってｎ型不純物３０がＳｉ基板１上に注入されるおそれ
はない。なお本実施例では、ＧＯＬＤ構造のＮＭＯＳト
ランジスタの形成方法を示しているがＬＤＤ構造のＮＭ
ＯＳトランジスタを形成してもよい。この時には通常の
小さな注入角で、好ましくは０〜７°の注入角θでもっ
てｎ型不純物３０を注入してｎ- 領域１９を形成すれば
良い。次に、ＮＭＯＳトランジスタ形成領域Ｂをホトレ
ジスト２０で覆い、ＰＭＯＳトランジスタのｐ+ ソース
／ドレイン領域２１をｐ型不純物３１を残存ポリシリコ
ン層６を介して注入することで形成する（図１８参
照）。すなわち、残存ポリシリコン層６をｐ型不純物３
１の注入マスクとして用いており、ｐ型不純物３１をＳ
ｉ基板１の表面に対して真上から注入する必要がある。
のイオンを30〜60ＫeVの小さな注入エネルギで、かつ１
×1013〜５×1013ｃｍ-2の少ない注入量で注入して濃度
が５×1017〜５×1018ｃｍ-3の低濃度のｎ- 領域１９を
形成する。従って、ＰＭＯＳトランジスタ形成領域Ａで
は注入エネルギが小さいことから、ＰＭＯＳトランジス
タ形成領域Ａに残存している残存ポリシリコン層６によ
ってｎ型不純物３０がＳｉ基板１上に注入されるおそれ
はない。なお本実施例では、ＧＯＬＤ構造のＮＭＯＳト
ランジスタの形成方法を示しているがＬＤＤ構造のＮＭ
ＯＳトランジスタを形成してもよい。この時には通常の
小さな注入角で、好ましくは０〜７°の注入角θでもっ
てｎ型不純物３０を注入してｎ- 領域１９を形成すれば
良い。次に、ＮＭＯＳトランジスタ形成領域Ｂをホトレ
ジスト２０で覆い、ＰＭＯＳトランジスタのｐ+ ソース
／ドレイン領域２１をｐ型不純物３１を残存ポリシリコ
ン層６を介して注入することで形成する（図１８参
照）。すなわち、残存ポリシリコン層６をｐ型不純物３
１の注入マスクとして用いており、ｐ型不純物３１をＳ
ｉ基板１の表面に対して真上から注入する必要がある。
【００３２】この際、不純物注入に先立ってＳｉ基板１
のアモルファス化がなされる。また、ｐ型不純物３１と
して、例えばＢのイオンを30〜60ＫeVの注入エネルギ
で、かつ１×1015〜５×1015ｃｍ-2の注入量で注入して
濃度が約１×1020ｃｍ-3の高濃度のｐ+ 領域２１を形成
する。一方、ＮＭＯＳトランジスタ形成領域Ｂでは、ｐ
型不純物３１の注入エネルギが大きいにもかかわらずＮ
ＭＯＳトランジスタ形成領域Ｂのホトレジスト２０に依
ってｐ型不純物３１がＳｉ基板１上に注入されるおそれ
はない。一方、ｐ型不純物３１の注入エネルギの大きさ
はｐ型不純物３１が残存ポリシリコン層６及びＳｉＯ2
膜５を通過してＳｉ基板１上に達する程度の上述した大
きさに設定される。また、残存ポリシリコン層６をｐ型
不純物３１の注入マスクとして用いてるので、図１５の
場合と同様にＳｉ基板１等を含むウエハに欠陥が生じる
ような問題はない。
のアモルファス化がなされる。また、ｐ型不純物３１と
して、例えばＢのイオンを30〜60ＫeVの注入エネルギ
で、かつ１×1015〜５×1015ｃｍ-2の注入量で注入して
濃度が約１×1020ｃｍ-3の高濃度のｐ+ 領域２１を形成
する。一方、ＮＭＯＳトランジスタ形成領域Ｂでは、ｐ
型不純物３１の注入エネルギが大きいにもかかわらずＮ
ＭＯＳトランジスタ形成領域Ｂのホトレジスト２０に依
ってｐ型不純物３１がＳｉ基板１上に注入されるおそれ
はない。一方、ｐ型不純物３１の注入エネルギの大きさ
はｐ型不純物３１が残存ポリシリコン層６及びＳｉＯ2
膜５を通過してＳｉ基板１上に達する程度の上述した大
きさに設定される。また、残存ポリシリコン層６をｐ型
不純物３１の注入マスクとして用いてるので、図１５の
場合と同様にＳｉ基板１等を含むウエハに欠陥が生じる
ような問題はない。
【００３３】続いて、残存ポリシリコン層６を除去し、
ＰＭＯＳトランジスタのｐ- 領域２２を、ｐ+ ソース／
ドレイン領域２１の形成に引き続きｐ型不純物３１を注
入することで形成してＬＤＤ構造のＰＭＯＳトランジス
タを形成する。すなわち、ｐ + ソース／ドレイン領域２
１にｐ- 領域２２が形成される（図１９参照）。この
際、ｐ型不純物３１として、例えばＢのイオンを15〜25
ＫeVの小さな注入エネルギで、かつ５×1012〜５×1013
ｃｍ-2の注入量で注入して濃度が５×1017〜５×1018ｃ
ｍ-3の低濃度のｐ- 領域２２を形成する。しかもｐ+ ソ
ース／ドレイン領域２１にｐ- 領域２２を形成してなる
ＬＤＤ構造のＰＭＯＳトランジスタの形成には小さな注
入角θでもって、好ましくは０〜７°の注入角θでもっ
てｐ型不純物３１をＳｉ基板１の表面に対して真上より
極わずか斜めから注入してＰＭＯＳトランジスタのｐ-
領域２２を形成する必要がある。
ＰＭＯＳトランジスタのｐ- 領域２２を、ｐ+ ソース／
ドレイン領域２１の形成に引き続きｐ型不純物３１を注
入することで形成してＬＤＤ構造のＰＭＯＳトランジス
タを形成する。すなわち、ｐ + ソース／ドレイン領域２
１にｐ- 領域２２が形成される（図１９参照）。この
際、ｐ型不純物３１として、例えばＢのイオンを15〜25
ＫeVの小さな注入エネルギで、かつ５×1012〜５×1013
ｃｍ-2の注入量で注入して濃度が５×1017〜５×1018ｃ
ｍ-3の低濃度のｐ- 領域２２を形成する。しかもｐ+ ソ
ース／ドレイン領域２１にｐ- 領域２２を形成してなる
ＬＤＤ構造のＰＭＯＳトランジスタの形成には小さな注
入角θでもって、好ましくは０〜７°の注入角θでもっ
てｐ型不純物３１をＳｉ基板１の表面に対して真上より
極わずか斜めから注入してＰＭＯＳトランジスタのｐ-
領域２２を形成する必要がある。
【００３４】ホトレジスト２０を除去した後不純物の活
性化を行ったりｎ- 領域１９、ｐ+ 領域２１及びｐ- 領
域２２の不純物注入によるＳｉ基板１の損失を回復する
ために低温かつ短い時間でウエハのアニールを行う（図
２０参照）。この際、この熱処理は低温かつ短時間でな
されるのが好ましい。この熱処理温度としては図９、図
１０、図１６で上述した高濃度不純物領域の熱処理温度
より低温の700 〜850 ℃が好ましく、かつ熱処理を短い
時間、例えば10〜600 秒で行うのが好ましい。すなわ
ち、図６の熱処理でｎ- 領域１１が許される範囲内を越
えて拡張しないように、また、図１３の熱処理でｐ- 領
域１３が許される範囲内を越えて拡張しないように熱処
理を施したのと同様の熱処理が付されるとともに、ｐ+
ソース／ドレイン領域２１にも熱処理を付す訳である。
このｐ+ ソース／ドレイン領域２１の熱処理の時期は、
第２実施例の図１０でＰＭＯＳトランジスタのｐ+ ソー
ス／ドレイン領域１０に付す熱処理の時期とは異なって
おり、この点が本実施例と第２実施例との違いである。
図２１〜図２７はＤＩ−ＧＯＬＤ構造のＮＭＯＳトラン
ジスタＴ4 と、ＧＯＬＤ構造のＰＭＯＳトランジスタＴ
5 からなるＣＭＯＳデバイスを形成するこの発明の第４
の実施例を示す。
性化を行ったりｎ- 領域１９、ｐ+ 領域２１及びｐ- 領
域２２の不純物注入によるＳｉ基板１の損失を回復する
ために低温かつ短い時間でウエハのアニールを行う（図
２０参照）。この際、この熱処理は低温かつ短時間でな
されるのが好ましい。この熱処理温度としては図９、図
１０、図１６で上述した高濃度不純物領域の熱処理温度
より低温の700 〜850 ℃が好ましく、かつ熱処理を短い
時間、例えば10〜600 秒で行うのが好ましい。すなわ
ち、図６の熱処理でｎ- 領域１１が許される範囲内を越
えて拡張しないように、また、図１３の熱処理でｐ- 領
域１３が許される範囲内を越えて拡張しないように熱処
理を施したのと同様の熱処理が付されるとともに、ｐ+
ソース／ドレイン領域２１にも熱処理を付す訳である。
このｐ+ ソース／ドレイン領域２１の熱処理の時期は、
第２実施例の図１０でＰＭＯＳトランジスタのｐ+ ソー
ス／ドレイン領域１０に付す熱処理の時期とは異なって
おり、この点が本実施例と第２実施例との違いである。
図２１〜図２７はＤＩ−ＧＯＬＤ構造のＮＭＯＳトラン
ジスタＴ4 と、ＧＯＬＤ構造のＰＭＯＳトランジスタＴ
5 からなるＣＭＯＳデバイスを形成するこの発明の第４
の実施例を示す。
【００３５】その製造工程において図２１〜図２５の工
程はこの発明の第２の実施例の図７〜図１１の工程と同
様である。そして、図２５に示すようにｎ+ ソース／ド
レイン領域８にｎ- 領域１１を有し、さらに図２６に示
すようにｎ- 領域１１を覆いかぶせる（halo) ように形
成されるｐ- 領域２３、いわゆる、ハロー型ｐ- 領域２
３を有してなるＤＩ−ＧＯＬＤ構造のＮＭＯＳトランジ
スタ形成するには、図２５において、大きな注入角θで
もって、好ましくは30〜60°の注入角θでもってｎ型不
純物３０をＳｉ基板１の表面に対して斜めから注入して
ＮＭＯＳトランジスタのｎ- 領域１１を形成する。
程はこの発明の第２の実施例の図７〜図１１の工程と同
様である。そして、図２５に示すようにｎ+ ソース／ド
レイン領域８にｎ- 領域１１を有し、さらに図２６に示
すようにｎ- 領域１１を覆いかぶせる（halo) ように形
成されるｐ- 領域２３、いわゆる、ハロー型ｐ- 領域２
３を有してなるＤＩ−ＧＯＬＤ構造のＮＭＯＳトランジ
スタ形成するには、図２５において、大きな注入角θで
もって、好ましくは30〜60°の注入角θでもってｎ型不
純物３０をＳｉ基板１の表面に対して斜めから注入して
ＮＭＯＳトランジスタのｎ- 領域１１を形成する。
【００３６】この際、少ない注入量でｎ型不純物３０を
注入するとともに、小さな注入エネルギで注入する必要
がある。従って、ＰＭＯＳトランジスタ形成領域Ａに残
存している残存ポリシリコン層６によりｎ型不純物３０
の通過が阻止されてＰＭＯＳトランジスタ形成領域Ａの
Ｓｉ基板１上にはｎ型不純物３０がほとんど到達しな
い。この図２５の工程は第２の実施例の図１１、第１の
実施例の図５に対応する。このｎ型不純物３０として、
例えばＰのイオンを30〜60ＫeVの小さな注入エネルギ
で、かつ１×1013〜５×1013ｃｍ-2の少ない注入量で注
入して濃度が５×10 17〜５×1018ｃｍ-3の低濃度のｎ-
領域１１を形成する。
注入するとともに、小さな注入エネルギで注入する必要
がある。従って、ＰＭＯＳトランジスタ形成領域Ａに残
存している残存ポリシリコン層６によりｎ型不純物３０
の通過が阻止されてＰＭＯＳトランジスタ形成領域Ａの
Ｓｉ基板１上にはｎ型不純物３０がほとんど到達しな
い。この図２５の工程は第２の実施例の図１１、第１の
実施例の図５に対応する。このｎ型不純物３０として、
例えばＰのイオンを30〜60ＫeVの小さな注入エネルギ
で、かつ１×1013〜５×1013ｃｍ-2の少ない注入量で注
入して濃度が５×10 17〜５×1018ｃｍ-3の低濃度のｎ-
領域１１を形成する。
【００３７】続いて、図２６に示すようにＮＭＯＳトラ
ンジスタ形成領域Ｂにｎ- 領域１１のハロー型ｐ- 領域
２３を形成するためにｐ型不純物３１の注入を行う。こ
の際、ｐ型不純物３１の注入は、いかなるホトリソグラ
フィ工程を付け加えることなくＳｉ基板１の全面に渡り
行われる。そして、ＮＭＯＳトランジスタ形成領域Ｂの
ゲ−ト４のサイドウォ−ルスペ−サ５ａの厚さｄ1 とＰ
ＭＯＳトランジスタ形成領域Ａのゲ−ト４のサイドウォ
−ルスペ−サ５６の厚さｄ2 （ｄ2 ＞ｄ1 ）が異なって
いることから、ｐ型不純物３１の注入をＳｉ基板１の全
面に渡り行っても、つまり、ＮＭＯＳトランジスタ形成
領域ＢとＰＭＯＳトランジスタ形成領域Ａに同時に注入
角αでｐ型不純物３１を注入しても、ＰＭＯＳトランジ
スタ形成領域Ａにｐ- 領域、いわゆるｐ- （lightly do
ped area）領域２４を形成してｐ+ ソース／ドレイン領
域１０にｐ- 領域２４を形成しながら、ＭＯＳトランジ
スタ形成領域Ｂにｎ- 領域１１の拡張を抑制するハロー
型ｐ-領域２３を形成できる。
ンジスタ形成領域Ｂにｎ- 領域１１のハロー型ｐ- 領域
２３を形成するためにｐ型不純物３１の注入を行う。こ
の際、ｐ型不純物３１の注入は、いかなるホトリソグラ
フィ工程を付け加えることなくＳｉ基板１の全面に渡り
行われる。そして、ＮＭＯＳトランジスタ形成領域Ｂの
ゲ−ト４のサイドウォ−ルスペ−サ５ａの厚さｄ1 とＰ
ＭＯＳトランジスタ形成領域Ａのゲ−ト４のサイドウォ
−ルスペ−サ５６の厚さｄ2 （ｄ2 ＞ｄ1 ）が異なって
いることから、ｐ型不純物３１の注入をＳｉ基板１の全
面に渡り行っても、つまり、ＮＭＯＳトランジスタ形成
領域ＢとＰＭＯＳトランジスタ形成領域Ａに同時に注入
角αでｐ型不純物３１を注入しても、ＰＭＯＳトランジ
スタ形成領域Ａにｐ- 領域、いわゆるｐ- （lightly do
ped area）領域２４を形成してｐ+ ソース／ドレイン領
域１０にｐ- 領域２４を形成しながら、ＭＯＳトランジ
スタ形成領域Ｂにｎ- 領域１１の拡張を抑制するハロー
型ｐ-領域２３を形成できる。
【００３８】この際、ｐ型不純物３１として、例えばＢ
のイオンを30〜60ＫeVの大きな注入エネルギで、かつ５
×1012〜５×1013ｃｍ-2の少ない注入量で注入して濃度
が１×1017〜１×1018ｃｍ-3の低濃度のかさ型ｐ- 領域
２３を形成するとともに、濃度が５×1017〜５×1018ｃ
ｍ-3の低濃度のｐ- 領域２４を形成する。また、注入角
αは、かさ型ｐ- 領域２３を形成する必要があることか
ら、大きな注入角αでもって、好ましくは30〜60°のチ
ルト角αでもってｐ型不純物３１をＳｉ基板１の表面に
対して斜めから注入するのが好ましい。しかもＰＭＯＳ
トランジスタ形成領域Ａにおいては、ｐ- 領域２４を形
成する必要があることから、注入エネルギが上記のごと
きｐ型不純物３１を残存ポリシリコン層６を介して注入
できるに足りるに十分な量に設定される。そして、大き
な注入角αでｐ- 領域２４を形成したことから、ＰＭＯ
Ｓトランジスタ形成領域ＡにはＧＯＬＤ構造のＰＭＯＳ
トランジスタＴ5 が形成される。一方、ＮＭＯＳトラン
ジスタ形成領域Ｂにはｎ- 領域１１が図２５に示すよう
に大きな注入角θでもって形成されていることから、Ｄ
Ｉ−ＧＯＬＤ構造のＮＭＯＳトランジスタＴ4 が形成さ
れる。また、ｎ- 領域１１の横幅Ｌは20〜50ｎｍに設定
されるのが好ましい。ハロー型ｐ- 領域２３の横幅Ｌは
40〜70ｎｍに設定されるのが好ましい。ｐ- 領域２４の
横幅Ｌは50〜80ｎｍに設定されるのが好ましい。また、
ｎ- 領域１１の深さＲは40〜80ｎｍに設定されるのが好
ましい。ハロー型ｐ- 領域２３の深さＳは50〜100 ｎｍ
に設定されるのが好ましい。ｐ-領域２４の深さＴは50
〜100 ｎｍに設定されるのが好ましい。
のイオンを30〜60ＫeVの大きな注入エネルギで、かつ５
×1012〜５×1013ｃｍ-2の少ない注入量で注入して濃度
が１×1017〜１×1018ｃｍ-3の低濃度のかさ型ｐ- 領域
２３を形成するとともに、濃度が５×1017〜５×1018ｃ
ｍ-3の低濃度のｐ- 領域２４を形成する。また、注入角
αは、かさ型ｐ- 領域２３を形成する必要があることか
ら、大きな注入角αでもって、好ましくは30〜60°のチ
ルト角αでもってｐ型不純物３１をＳｉ基板１の表面に
対して斜めから注入するのが好ましい。しかもＰＭＯＳ
トランジスタ形成領域Ａにおいては、ｐ- 領域２４を形
成する必要があることから、注入エネルギが上記のごと
きｐ型不純物３１を残存ポリシリコン層６を介して注入
できるに足りるに十分な量に設定される。そして、大き
な注入角αでｐ- 領域２４を形成したことから、ＰＭＯ
Ｓトランジスタ形成領域ＡにはＧＯＬＤ構造のＰＭＯＳ
トランジスタＴ5 が形成される。一方、ＮＭＯＳトラン
ジスタ形成領域Ｂにはｎ- 領域１１が図２５に示すよう
に大きな注入角θでもって形成されていることから、Ｄ
Ｉ−ＧＯＬＤ構造のＮＭＯＳトランジスタＴ4 が形成さ
れる。また、ｎ- 領域１１の横幅Ｌは20〜50ｎｍに設定
されるのが好ましい。ハロー型ｐ- 領域２３の横幅Ｌは
40〜70ｎｍに設定されるのが好ましい。ｐ- 領域２４の
横幅Ｌは50〜80ｎｍに設定されるのが好ましい。また、
ｎ- 領域１１の深さＲは40〜80ｎｍに設定されるのが好
ましい。ハロー型ｐ- 領域２３の深さＳは50〜100 ｎｍ
に設定されるのが好ましい。ｐ-領域２４の深さＴは50
〜100 ｎｍに設定されるのが好ましい。
【００３９】続いて、ホトリソグラフィを行ってＰＭＯ
Ｓトランジスタ形成領域Ａに残存している残存ポリシリ
コン層６の除去を行い、ＤＩ−ＧＯＬＤ構造のＮＭＯＳ
トランジスタとＧＯＬＤ構造のＰＭＯＳトランジスタか
らなるＣＭＯＳデバイスを形成できる。図２７は残存ポ
リシリコン層６の除去を行った後のＣＭＯＳデバイスの
構造を示している。
Ｓトランジスタ形成領域Ａに残存している残存ポリシリ
コン層６の除去を行い、ＤＩ−ＧＯＬＤ構造のＮＭＯＳ
トランジスタとＧＯＬＤ構造のＰＭＯＳトランジスタか
らなるＣＭＯＳデバイスを形成できる。図２７は残存ポ
リシリコン層６の除去を行った後のＣＭＯＳデバイスの
構造を示している。
【００４０】なお、この第４の実施例ではＤＩ−ＧＯＬ
Ｄ構造のＮＭＯＳトランジスタとＧＯＬＤ構造のＰＭＯ
ＳトランジスタからなるＣＭＯＳデバイスの形成方法を
示したが、同様の方法でＰＭＯＳトランジスタに対して
はＤＩ−ＧＯＬＤ構造のものやＤＩ−ＬＤＤ構造のもの
さらにはＬＤＤ構造のものを、一方、ＮＭＯＳトランジ
スタに対してはＤＩ−ＬＤＤ構造のものやさらにはＬＤ
Ｄ構造のものを形成してこれら両トランジスタを相互に
任意に組み合わせることによって、第１〜３の各実施例
と同様に種々のＣＭＯＳデバイスを形成できる。
Ｄ構造のＮＭＯＳトランジスタとＧＯＬＤ構造のＰＭＯ
ＳトランジスタからなるＣＭＯＳデバイスの形成方法を
示したが、同様の方法でＰＭＯＳトランジスタに対して
はＤＩ−ＧＯＬＤ構造のものやＤＩ−ＬＤＤ構造のもの
さらにはＬＤＤ構造のものを、一方、ＮＭＯＳトランジ
スタに対してはＤＩ−ＬＤＤ構造のものやさらにはＬＤ
Ｄ構造のものを形成してこれら両トランジスタを相互に
任意に組み合わせることによって、第１〜３の各実施例
と同様に種々のＣＭＯＳデバイスを形成できる。
【００４１】
【発明の効果】以上のようにこの発明では、サイドウォ
−ルスペ−サを形成するために行われるのサイドウォ−
ルエッチング工程を必要とすることなく、しかもホトリ
ソグラフィ工程の数を減縮しながら、言い換えれば、非
常に簡略化された製造工程でもってＬＤＤ（ Ｌｉｇｈ
ｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造やＧＯＬＤ（Ｇ
ａｔｅ−ｄｒａｉｎ Ｏｖｅｒｌａｐｐｅｄ Ｌｉｇｈ
ｔｌｙＤｏｐｅｄ Ｄｒａｉｎ）構造のＮＭＯＳあるい
はＰＭＯＳトランジスタを形成でき、これら両トランジ
スタを相互に任意に組み合わせることによって、種々の
ＣＭＯＳデバイスを得ることができる。
−ルスペ−サを形成するために行われるのサイドウォ−
ルエッチング工程を必要とすることなく、しかもホトリ
ソグラフィ工程の数を減縮しながら、言い換えれば、非
常に簡略化された製造工程でもってＬＤＤ（ Ｌｉｇｈ
ｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造やＧＯＬＤ（Ｇ
ａｔｅ−ｄｒａｉｎ Ｏｖｅｒｌａｐｐｅｄ Ｌｉｇｈ
ｔｌｙＤｏｐｅｄ Ｄｒａｉｎ）構造のＮＭＯＳあるい
はＰＭＯＳトランジスタを形成でき、これら両トランジ
スタを相互に任意に組み合わせることによって、種々の
ＣＭＯＳデバイスを得ることができる。
【００４２】また、この発明では、 １．ＮＭＯＳトランジスタとＰＭＯＳトランジスタのそ
れぞれの高濃度不純物領域（ソース／ドレイン領域）形
成のための高温のアニーリング工程を、従来のように各
トランジスタで高温のアニ−ルを付して高濃度不純物領
域及び低濃度不純物領域を形成していたのを、高温のア
ニ−ルを高濃度不純物領域形成のためにだけに付し、か
つ高温のアニ−ルを付して高濃度不純物領域を形成した
後不純物注入による半導体基板の損失を回復するための
低温のアニ−ルを利用して拡散により低濃度不純物領域
が許される範囲内を越えて拡張しないように低濃度不純
物領域を形成するようにしたので、アニ−ルを付した後
でも低濃度領域の大きさを所定の注入角に対応するアニ
−ルを付す前の所定の大きさに略維持できる。 ２．ＮＭＯＳあるいはＰＭＯＳトランジスタとしてＬＤ
Ｄ構造のものやＧＯＬＤ構造のものだけで無くＤＩ−Ｌ
ＤＤ構造のものやＤＩ−ＧＯＬＤ構造のものも上述した
ようにサイドウォ−ルエッチング工程を必要とすること
なく、かついかなるホトリソグラフィ工程を付け加える
ことなく形成できる。しかもこれらＤＩ−ＬＤＤ構造、
ＤＩ−ＧＯＬＤ構造のトランジスタでは低濃度不純物領
域がこの低濃度不純物領域とは反対の導電型の低濃度不
純物領域により囲まれてハロー型低濃度不純物領域を形
成できることから、低濃度不純物領域の広がりを抑制す
ることができる。
れぞれの高濃度不純物領域（ソース／ドレイン領域）形
成のための高温のアニーリング工程を、従来のように各
トランジスタで高温のアニ−ルを付して高濃度不純物領
域及び低濃度不純物領域を形成していたのを、高温のア
ニ−ルを高濃度不純物領域形成のためにだけに付し、か
つ高温のアニ−ルを付して高濃度不純物領域を形成した
後不純物注入による半導体基板の損失を回復するための
低温のアニ−ルを利用して拡散により低濃度不純物領域
が許される範囲内を越えて拡張しないように低濃度不純
物領域を形成するようにしたので、アニ−ルを付した後
でも低濃度領域の大きさを所定の注入角に対応するアニ
−ルを付す前の所定の大きさに略維持できる。 ２．ＮＭＯＳあるいはＰＭＯＳトランジスタとしてＬＤ
Ｄ構造のものやＧＯＬＤ構造のものだけで無くＤＩ−Ｌ
ＤＤ構造のものやＤＩ−ＧＯＬＤ構造のものも上述した
ようにサイドウォ−ルエッチング工程を必要とすること
なく、かついかなるホトリソグラフィ工程を付け加える
ことなく形成できる。しかもこれらＤＩ−ＬＤＤ構造、
ＤＩ−ＧＯＬＤ構造のトランジスタでは低濃度不純物領
域がこの低濃度不純物領域とは反対の導電型の低濃度不
純物領域により囲まれてハロー型低濃度不純物領域を形
成できることから、低濃度不純物領域の広がりを抑制す
ることができる。
【００４３】従って、特にＤＩ−ＬＤＤ構造、ＤＩ−Ｇ
ＯＬＤ構造のトランジスタでは、ハロー型低濃度不純物
領域を有するＮＭＯＳあるいはＰＭＯＳトランジスタに
おいて、短チャネル特性を向上でき、その結果、ＣＭＯ
Ｓデバイスの縮小化をさらに図ることができる。３．し
かもこの発明では、ポリシリコン層を介して不純物を注
入して高濃度のソース／ドレイン領域を形成するように
しているので、酸素又は窒素のノックオンに関連して半
導体基板等に欠陥が生じるような問題もなくなる。
ＯＬＤ構造のトランジスタでは、ハロー型低濃度不純物
領域を有するＮＭＯＳあるいはＰＭＯＳトランジスタに
おいて、短チャネル特性を向上でき、その結果、ＣＭＯ
Ｓデバイスの縮小化をさらに図ることができる。３．し
かもこの発明では、ポリシリコン層を介して不純物を注
入して高濃度のソース／ドレイン領域を形成するように
しているので、酸素又は窒素のノックオンに関連して半
導体基板等に欠陥が生じるような問題もなくなる。
【図１】この発明の第１の実施例によるオフセット単一
ドレインを備えたＧＯＬＤ（又はＬＤＤ）ＮＭＯＳトラ
ンジスタ及びＰＭＯＳトランジスタの製造工程の第１ス
テップを示す構成説明図である。
ドレインを備えたＧＯＬＤ（又はＬＤＤ）ＮＭＯＳトラ
ンジスタ及びＰＭＯＳトランジスタの製造工程の第１ス
テップを示す構成説明図である。
【図２】上記第１の実施例における製造工程の第２ステ
ップを示す構成説明図である。
ップを示す構成説明図である。
【図３】上記第１の実施例における製造工程の第３ステ
ップを示す構成説明図である。
ップを示す構成説明図である。
【図４】上記第１の実施例における製造工程の第４ステ
ップを示す構成説明図である。
ップを示す構成説明図である。
【図５】上記第１の実施例における製造工程の第５ステ
ップを示す構成説明図である。
ップを示す構成説明図である。
【図６】上記第１の実施例における製造工程の第６ステ
ップを示す構成説明図である。
ップを示す構成説明図である。
【図７】この発明の第２の実施例によるＧＯＬＤ（又は
ＬＤＤ）ＮＭＯＳ及びＬＤＤ（又はＧＯＬＤ）ＰＭＯＳ
トランジスタの製造工程の第１ステップを示す構成説明
図である。
ＬＤＤ）ＮＭＯＳ及びＬＤＤ（又はＧＯＬＤ）ＰＭＯＳ
トランジスタの製造工程の第１ステップを示す構成説明
図である。
【図８】上記第２の実施例における製造工程の第２ステ
ップを示す構成説明図である。
ップを示す構成説明図である。
【図９】上記第２の実施例における製造工程の第３ステ
ップを示す構成説明図である。
ップを示す構成説明図である。
【図１０】上記第２の実施例における製造工程の第４ス
テップを示す構成説明図である。
テップを示す構成説明図である。
【図１１】上記第２の実施例における製造工程の第５ス
テップを示す構成説明図である。
テップを示す構成説明図である。
【図１２】上記第２の実施例における製造工程の第６ス
テップを示す構成説明図である。
テップを示す構成説明図である。
【図１３】上記第２の実施例における製造工程の第７ス
テップを示す構成説明図である。
テップを示す構成説明図である。
【図１４】この発明の第３の実施例による縮小された熱
体（reduced thermal budget）を備えたＧＯＬＤ（又は
ＬＤＤ）ＮＭＯＳ及びＬＤＤ ＰＭＯＳトランジスタの
製造工程の第１ステップを示す構成説明図である。
体（reduced thermal budget）を備えたＧＯＬＤ（又は
ＬＤＤ）ＮＭＯＳ及びＬＤＤ ＰＭＯＳトランジスタの
製造工程の第１ステップを示す構成説明図である。
【図１５】上記第３の実施例における製造工程の第２ス
テップを示す構成説明図である。
テップを示す構成説明図である。
【図１６】上記第３の実施例における製造工程の第３ス
テップを示す構成説明図である。
テップを示す構成説明図である。
【図１７】上記第３の実施例における製造工程の第４ス
テップを示す構成説明図である。
テップを示す構成説明図である。
【図１８】上記第３の実施例における製造工程の第５ス
テップを示す構成説明図である。
テップを示す構成説明図である。
【図１９】上記第３の実施例における製造工程の第６ス
テップを示す構成説明図である。
テップを示す構成説明図である。
【図２０】上記第３の実施例における製造工程の第７ス
テップを示す構成説明図である。
テップを示す構成説明図である。
【図２１】この発明の第４の実施例によるＤＩ−ＧＯＬ
Ｄ（又はＤＩ−ＬＤＤ）ＮＭＯＳ及びＬＤＤＰＭＯＳト
ランジスタの製造工程の第１ステップを示す構成説明図
である。
Ｄ（又はＤＩ−ＬＤＤ）ＮＭＯＳ及びＬＤＤＰＭＯＳト
ランジスタの製造工程の第１ステップを示す構成説明図
である。
【図２２】上記第４の実施例における製造工程の第２ス
テップを示す構成説明図である。
テップを示す構成説明図である。
【図２３】上記第４の実施例における製造工程の第３ス
テップを示す構成説明図である。
テップを示す構成説明図である。
【図２４】上記第４の実施例における製造工程の第４ス
テップを示す構成説明図である。
テップを示す構成説明図である。
【図２５】上記第４の実施例における製造工程の第５ス
テップを示す構成説明図である。
テップを示す構成説明図である。
【図２６】上記第４の実施例における製造工程の第６ス
テップを示す構成説明図である。
テップを示す構成説明図である。
【図２７】上記第４の実施例における製造工程の第７ス
テップを示す構成説明図である。
テップを示す構成説明図である。
１ シリコン基板 ２ フィ−ルド酸化膜 ３ ゲ−ト酸化膜 ４ ポリシリコンのゲ−ト電極 ５ ＳｉＯ2 層 ６ ポリシリコン層 ７ ｎ+ 注入ためにＰＭＯＳトランジスタ形成領域Ａを
覆うホトレジスト層（第１、２、３及び４の各実施例に
記載されている。） ８ ＮＭＯＳトランジスタのｎ+ ソース／ドレイン領域 ９ ｐ+ 及びｐ- 注入ためのホトレジスト層 １０ ＰＭＯＳトランジスタのｐ+ ソース／ドレイン領
域 １１ ＮＭＯＳトランジスタのｎ- 領域 １２ ｐ- 注入ためにＮＭＯＳトランジスタ形成領域Ｂ
を覆うホトレジスト層（第２実施例に記載されてい
る。） １３ ＰＭＯＳトランジスタのｐ- 領域 １９ ＮＭＯＳトランジスタのｎ- 領域 ２０ ｐ+ 及びｐ- 注入ためにＮＭＯＳトランジスタ形
成領域Ｂを覆うホトレジスト層（第３実施例に記載され
ている。） ２１ ＰＭＯＳトランジスタのｐ+ ソース／ドレイン領
域 ２２ ＰＭＯＳトランジスタのｐ- 領域 ２３ ＮＭＯＳトランジスタ形成領域のｐ- のかさ（ha
lo） ２４ ＰＭＯＳトランジスタのｐ- 領域 ３０ ｎ型不純物 ３１ ｐ型不純物 Ａ ＰＭＯＳ形成領域 Ｂ ＮＭＯＳ形成領域
覆うホトレジスト層（第１、２、３及び４の各実施例に
記載されている。） ８ ＮＭＯＳトランジスタのｎ+ ソース／ドレイン領域 ９ ｐ+ 及びｐ- 注入ためのホトレジスト層 １０ ＰＭＯＳトランジスタのｐ+ ソース／ドレイン領
域 １１ ＮＭＯＳトランジスタのｎ- 領域 １２ ｐ- 注入ためにＮＭＯＳトランジスタ形成領域Ｂ
を覆うホトレジスト層（第２実施例に記載されてい
る。） １３ ＰＭＯＳトランジスタのｐ- 領域 １９ ＮＭＯＳトランジスタのｎ- 領域 ２０ ｐ+ 及びｐ- 注入ためにＮＭＯＳトランジスタ形
成領域Ｂを覆うホトレジスト層（第３実施例に記載され
ている。） ２１ ＰＭＯＳトランジスタのｐ+ ソース／ドレイン領
域 ２２ ＰＭＯＳトランジスタのｐ- 領域 ２３ ＮＭＯＳトランジスタ形成領域のｐ- のかさ（ha
lo） ２４ ＰＭＯＳトランジスタのｐ- 領域 ３０ ｎ型不純物 ３１ ｐ型不純物 Ａ ＰＭＯＳ形成領域 Ｂ ＮＭＯＳ形成領域
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−12960（ＪＰ，Ａ) 特開 平４−34968（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/092 H01L 21/8238 H01L 29/78 H01L 21/336 H01L 21/265
Claims (8)
- 【請求項１】 ２つの異なる導電型のトランジスタから
なる相補型トランジスタを形成するに際して、 （ｉ）ゲ−トを有する半導体基板上の全面に絶縁膜及び
所定厚のポリシリコン膜を順次積層し、 （ii）少なくとも他方の導電型のトランジスタ形成領域
を被覆するフォトレジストを用いて、一方の導電型のト
ランジスタ形成領域におけるポリシリコン層を介して高
濃度不純物層を形成し、 （iii）上記一方の導電型のトランジスタ形成領域のポ
リシリコン層をエッチングして他方の導電型のトランジ
スタ形成領域にのみポリシリコン層を残し、 （iv）続いて、上記一方の導電型のトランジスタ形成領
域の上記絶縁膜上の全面にレジスト層を形成した後この
残存ポリシリコン層を介して他方の導電型のトランジス
タ形成領域に高濃度不純物層を形成し、 （Ｖ）上記レジスト層を除去した後所定の不純物注入角
度及び上記残存ポリシリコン層の通過を阻止できる小さ
な注入エネルギで一方の導電型のトランジスタ形成領域
に不純物を注入して一方の導電型のトランジスタ形成領
域のゲート下方の高濃度不純物層端に低濃度不純物層を
形成することからなる半導体装置の製造方法。 - 【請求項２】 絶縁膜がＳｉＯ2 膜である請求項１によ
る半導体装置の製造方法。 - 【請求項３】 ２つの異なる導電型のトランジスタから
なる相補型トランジスタを形成するに際して、 （ｉ）ゲ−トを有する半導体基板上の全面に絶縁膜及び
所定厚のポリシリコン膜を順次積層し、 （ii）少なくとも他方の導電型のトランジスタ形成領域
を被覆するフォトレジストを用いて、一方の導電型のト
ランジスタ形成領域におけるポリシリコン層を介して高
濃度不純物層を形成し、 （iii）上記一方の導電型のトランジスタ形成領域のポ
リシリコン層をエッチングして他方の導電型のトランジ
スタ形成領域にのみポリシリコン層を残し、 （iv）続いて、上記一方の導電型のトランジスタ形成領
域の上記絶縁膜上の全面にレジスト層を形成した後この
残存ポリシリコン層を介して他方の導電型のトランジス
タ形成領域に高濃度不純物層を形成し、 （Ｖ）上記レジスト層を除去した後所定の不純物注入角
度及び上記残存ポリシリコン層の通過を阻止できる小さ
な注入エネルギで一方の導電型のトランジスタ形成領域
に不純物を注入して一方の導電型のトランジスタ形成領
域のゲート下方の高濃度不純物層端に低濃度不純物層を
形成し、 （vi）上記残存ポリシリコン層を除去した後一方の導電
型のトランジスタ形成領域の上記絶縁膜上の全面にレジ
スト層を形成し、 （vii）所定の不純物注入角度及び小さな注入エネルギ
で他方の導電型のトランジスタ形成領域に不純物を注入
して他方の導電型のトランジスタ形成領域のゲート下方
の高濃度不純物層端にも低濃度不純物層を形成すること
からなる半導体装置の製造方法。 - 【請求項４】 絶縁膜がＳｉＯ2 膜である請求項３によ
る半導体装置の製造方法。 - 【請求項５】 ２つの異なる導電型のトランジスタから
なる相補型トランジスタを形成するに際して、 （ｉ）ゲ−トを有する半導体基板上の全面に絶縁膜及び
所定厚のポリシリコン膜を順次積層し、 （ii）少なくとも他方の導電型のトランジスタ形成領域
を被覆するフォトレジストを用いて、一方の導電型のト
ランジスタ形成領域におけるポリシリコン層を介して高
濃度不純物層を形成し、 （iii）上記一方の導電型のトランジスタ形成領域のポ
リシリコン層をエッチングして他方の導電型のトランジ
スタ形成領域にのみポリシリコン層を残し、 （iv）所定の不純物注入角度及び上記残存ポリシリコン
層の通過を阻止できる小さな注入エネルギで一方の導電
型のトランジスタ形成領域に不純物を注入して一方の導
電型のトランジスタ形成領域のゲート下方の高濃度不純
物層端に低濃度不純物層を形成し、 （Ｖ）続いて、上記一方の導電型のトランジスタ形成領
域の上記絶縁膜上の全面にレジスト層を形成した後上記
残存ポリシリコン層を介して他方の導電型のトランジス
タ形成領域に高濃度不純物層を形成し、 （vi）さらに、上記残存ポリシリコン層を除去した後所
定の不純物注入角度及び小さな注入エネルギで他方の導
電型のトランジスタ形成領域に不純物を注入して他方の
導電型のトランジスタ形成領域のゲート下方の高濃度不
純物層端に低濃度不純物層を形成することからなる半導
体装置の製造方法。 - 【請求項６】 絶縁膜がＳｉＯ2 膜である請求項５によ
る半導体装置の製造方法。 - 【請求項７】 ２つの異なる導電型のトランジスタから
なる相補型トランジスタを形成するに際して、 （ｉ）ゲ−トを有する半導体基板上の全面に絶縁膜及び
所定厚のポリシリコン膜を順次積層し、 （ii）少なくとも他方の導電型のトランジスタ形成領域
を被覆するフォトレジストを用いて、一方の導電型のト
ランジスタ形成領域におけるポリシリコン層を介して高
濃度不純物層を形成し、 （iii）上記一方の導電型のトランジスタ形成領域のポ
リシリコン層をエッチングして他方の導電型のトランジ
スタ形成領域にのみポリシリコン層を残し、 （iv）続いて、上記一方の導電型のトランジスタ形成領
域の上記絶縁膜上の全面にレジスト層を形成した後この
残存ポリシリコン層を介して他方の導電型のトランジス
タ形成領域に高濃度不純物層を形成し、 （Ｖ）上記レジスト層を除去した後所定の不純物注入角
度及び上記残存ポリシリコン層の通過を阻止できる小さ
な注入エネルギで一方の導電型のトランジスタ形成領域
に不純物を注入して一方の導電型のトランジスタ形成領
域のゲート下方の高濃度不純物層端に低濃度不純物層を
形成し、 （vi）所定の不純物注入角度及び上記残存ポリシリコン
層を通過しうる注入エネルギで半導体基板上の全面に不
純物を注入して他方の導電型のトランジスタ形成領域の
ゲート下方の高濃度不純物層端に低濃度不純物層を形成
するとともに、上記一方の導電型のトランジスタ形成領
域の低濃度不純物層の外側にさらに他方の導電型のトラ
ンジスタ形成領域の高濃度不純物層及び低濃度不純物層
と同一導電型の低濃度不純物層を形成することからなる
半導体装置の製造方法。 - 【請求項８】 絶縁膜がＳｉＯ2 膜である請求項７によ
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3251910A JP2803925B2 (ja) | 1991-09-30 | 1991-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3251910A JP2803925B2 (ja) | 1991-09-30 | 1991-09-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0590519A JPH0590519A (ja) | 1993-04-09 |
| JP2803925B2 true JP2803925B2 (ja) | 1998-09-24 |
Family
ID=17229781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3251910A Expired - Fee Related JP2803925B2 (ja) | 1991-09-30 | 1991-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2803925B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020056270A (ko) * | 2000-12-29 | 2002-07-10 | 박종섭 | 디램 셀 제조방법 |
| KR100684590B1 (ko) * | 2004-08-31 | 2007-02-20 | 주식회사 진성티이씨 | 롤러의 열처리 가공 장치 및 방법 |
-
1991
- 1991-09-30 JP JP3251910A patent/JP2803925B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0590519A (ja) | 1993-04-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0495650B1 (en) | Method of fabricating field-effect transistor | |
| JPH11111982A (ja) | 半導体素子の製造方法 | |
| US5045486A (en) | Transistor fabrication method | |
| JPH10178172A (ja) | 半導体装置及びその製造方法 | |
| US6833589B2 (en) | Method for manufacturing field effect transistor | |
| JPH07201892A (ja) | 低濃度ドーピングドレインを有するｍｏｓ型電界効果トランジスタの製造方法 | |
| JP2803925B2 (ja) | 半導体装置の製造方法 | |
| US20040203210A1 (en) | Method of fabricating a semiconductor device having a shallow source/drain region | |
| JP3371875B2 (ja) | 半導体装置の製造方法 | |
| JPH1027854A (ja) | 半導体装置及びその製造方法 | |
| JP2716300B2 (ja) | 半導体装置の製造方法 | |
| JP3088547B2 (ja) | 半導体装置の製造方法 | |
| JP2924016B2 (ja) | Ｍｉｓ型半導体装置の製法 | |
| JP2723697B2 (ja) | 半導体装置の製造方法 | |
| JPH0575041A (ja) | Ｃｍｏｓ半導体装置 | |
| JPH0637106A (ja) | 半導体製造装置の製造方法 | |
| JP2900686B2 (ja) | 半導体装置及びその製造方法 | |
| JPH07153939A (ja) | 半導体素子およびその製造方法 | |
| JP3064445B2 (ja) | 相補型半導体装置の製造方法 | |
| JP2737626B2 (ja) | Ｃｍｏｓ型半導体装置の製造方法 | |
| JP3061892B2 (ja) | 半導体装置の製造方法 | |
| JPH04302170A (ja) | 半導体装置の製造方法 | |
| JP3035996B2 (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JP2583399B2 (ja) | 半導体装置の製造方法 | |
| JP3313300B2 (ja) | サイドウォールスペーサの形成方法及び半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070717 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080717 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080717 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090717 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |