JP2924016B2 - Ｍｉｓ型半導体装置の製法 - Google Patents
Ｍｉｓ型半導体装置の製法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、MIS型半導体装置の製法に関する。
本発明は、MIS型半導体装置の製法において、半導体
基板にゲート絶縁膜を介してゲート電極を形成し、ゲー
ト電極をマスクに半導体基板と反対導電形の不純物と炭
素を同時に、かつイオン注入深さが同程度となるように
イオン注入してソース・ドレイン領域を形成し、次いで
熱処理することにより、固相成長による結晶回復時の２
次欠陥の発生を抑止し、リーク電流の低減化を図るよう
にしたものである。
基板にゲート絶縁膜を介してゲート電極を形成し、ゲー
ト電極をマスクに半導体基板と反対導電形の不純物と炭
素を同時に、かつイオン注入深さが同程度となるように
イオン注入してソース・ドレイン領域を形成し、次いで
熱処理することにより、固相成長による結晶回復時の２
次欠陥の発生を抑止し、リーク電流の低減化を図るよう
にしたものである。
従来、例えば超LSI用のMIS型トランジスタは第３図に
示すようにして製造される。即ち、第１導電形（例えば
Ｐ形）の半導体基板（１）の主面に形成した選択酸化に
よるフィールド絶縁膜（２）で分離された素子形成領域
（３）上に例えばSiO2等によるゲート絶縁膜（４）を介
してゲート電極（５）を形成した後（同図Ａ参照）、ゲ
ート電極（５）をマスクに第２導電形（例えばＮ形）不
純物（14）をイオン注入して第２導電形低濃度領域（6
a）及び（7a）を形成する（同図Ｂ参照）。次に、ゲー
ト電極（５）の側壁にSiO2等によるサイドウォール
（８）を形成し、サイドウォール（８）を含むゲート電
極（５）をマスクに第２導電形不純物（14）を高濃度に
イオン注入して第２導電形高濃度領域（6b）及び（7b）
を形成しここに低濃度領域（6a）（7a）と高濃度領域
（6b）（7b）によるソース領域（６）及びドレイン領域
（７）を形成する。しかる後に、アニール処理して活性
化及び結晶回復をなす（同図Ｃ参照）。次いで絶縁膜
（９）を被着形成し、コンタクトホールを形成した後、
ソース電極（10）及びドレイン電極（11）を形成して、
所謂LDD（lightly doped drain）構造のMIS型トランジ
スタ（12）が製造される（同図Ｄ参照）。
示すようにして製造される。即ち、第１導電形（例えば
Ｐ形）の半導体基板（１）の主面に形成した選択酸化に
よるフィールド絶縁膜（２）で分離された素子形成領域
（３）上に例えばSiO2等によるゲート絶縁膜（４）を介
してゲート電極（５）を形成した後（同図Ａ参照）、ゲ
ート電極（５）をマスクに第２導電形（例えばＮ形）不
純物（14）をイオン注入して第２導電形低濃度領域（6
a）及び（7a）を形成する（同図Ｂ参照）。次に、ゲー
ト電極（５）の側壁にSiO2等によるサイドウォール
（８）を形成し、サイドウォール（８）を含むゲート電
極（５）をマスクに第２導電形不純物（14）を高濃度に
イオン注入して第２導電形高濃度領域（6b）及び（7b）
を形成しここに低濃度領域（6a）（7a）と高濃度領域
（6b）（7b）によるソース領域（６）及びドレイン領域
（７）を形成する。しかる後に、アニール処理して活性
化及び結晶回復をなす（同図Ｃ参照）。次いで絶縁膜
（９）を被着形成し、コンタクトホールを形成した後、
ソース電極（10）及びドレイン電極（11）を形成して、
所謂LDD（lightly doped drain）構造のMIS型トランジ
スタ（12）が製造される（同図Ｄ参照）。
ところで、上述のMIS型トランジスタ（12）において
は、アニール処理後に、サイドウォール（８）の端部直
下に２次欠陥（13）が形成され（第３図Ｃ参照）、これ
がリーク電流の原因となってLSIの消費電流を増加させ
ていた。この２次欠陥が形成される原因としては、例え
ば半導体基板（１）とサイドウォール（８）の応力によ
るものであるとの説がある。その他に、第４図Ａ〜Ｃに
示すような説もある。即ち、ソース・ドレイン領域を形
成するための高濃度イオン注入を行なうとそのイオン注
入領域（15）では非晶質層（16）が形成されると共に、
基板（１）との境界部に非晶質化しない注入欠陥層（1
7）が形成される。しかし、この欠陥層（17）の形成は
基板直下方向とゲート下方向で異なるためにイオン注入
後のアニール処理による固相成長で非晶質層（16）を回
復するとき、横方向の回復速度と縦方向の回復速度に差
が生じ、その結果サイドウォール（８）の端部下に２次
欠陥（13）が残留するというものである。低濃度領域
（6a）及び（7a）は1013cm-2程度のドーズ量で形成され
るので非晶質化されない。
は、アニール処理後に、サイドウォール（８）の端部直
下に２次欠陥（13）が形成され（第３図Ｃ参照）、これ
がリーク電流の原因となってLSIの消費電流を増加させ
ていた。この２次欠陥が形成される原因としては、例え
ば半導体基板（１）とサイドウォール（８）の応力によ
るものであるとの説がある。その他に、第４図Ａ〜Ｃに
示すような説もある。即ち、ソース・ドレイン領域を形
成するための高濃度イオン注入を行なうとそのイオン注
入領域（15）では非晶質層（16）が形成されると共に、
基板（１）との境界部に非晶質化しない注入欠陥層（1
7）が形成される。しかし、この欠陥層（17）の形成は
基板直下方向とゲート下方向で異なるためにイオン注入
後のアニール処理による固相成長で非晶質層（16）を回
復するとき、横方向の回復速度と縦方向の回復速度に差
が生じ、その結果サイドウォール（８）の端部下に２次
欠陥（13）が残留するというものである。低濃度領域
（6a）及び（7a）は1013cm-2程度のドーズ量で形成され
るので非晶質化されない。
尚、上例ではLDD構造のMIS型トランジスタについて述
べたが、その他、サイドウォールを設けずゲート電極を
マスクにイオン注入してソース領域及びドレイン領域を
形成してなる通常のMIS型トランジスタにおいても、同
様の理由でゲート電極端部下に２次欠陥が形成される。
べたが、その他、サイドウォールを設けずゲート電極を
マスクにイオン注入してソース領域及びドレイン領域を
形成してなる通常のMIS型トランジスタにおいても、同
様の理由でゲート電極端部下に２次欠陥が形成される。
本発明は、上述の点に鑑み、イオン注入後のアニール
処理での２次欠陥の発生を抑止し、リーク電流の低減化
を図ることができるMIS型半導体装置の製法を提供する
ものである。
処理での２次欠陥の発生を抑止し、リーク電流の低減化
を図ることができるMIS型半導体装置の製法を提供する
ものである。
本発明においては、２次欠陥の発生原因を前述の後者
の説に従い、この現像の解決を図るようにしたものであ
る。
の説に従い、この現像の解決を図るようにしたものであ
る。
本発明に係るMIS型半導体装置の製法は、半導体基板
（21）にゲート絶縁膜（24）を介してゲート電極（25）
を形成し、ゲート電極（25）をマスクに半導体基板（2
1）と反対導電形の不純物（32）と炭素（37）を同時
に、かつイオン注入深さが同程度となるようにイオン注
入しソース・ドレイン領域（28）（29）を形成し、次い
で熱処理するようになす。
（21）にゲート絶縁膜（24）を介してゲート電極（25）
を形成し、ゲート電極（25）をマスクに半導体基板（2
1）と反対導電形の不純物（32）と炭素（37）を同時
に、かつイオン注入深さが同程度となるようにイオン注
入しソース・ドレイン領域（28）（29）を形成し、次い
で熱処理するようになす。
本発明においては、半導体基板（21）にゲート絶縁膜
（24）及びゲート電極（25）を形成した後、ゲート電極
（25）をマスクに不純物（32）と炭素（37）をイオン注
入深さが同程度となるようにイオン注入してソース・ド
レイン領域（28）及び（29）を形成し、次いで熱処理を
施すことにより、固相成長による結晶回復時に炭素（3
7）の作用で２次欠陥の発生が抑止され、同様にリーク
電流の低減化が図られる。
（24）及びゲート電極（25）を形成した後、ゲート電極
（25）をマスクに不純物（32）と炭素（37）をイオン注
入深さが同程度となるようにイオン注入してソース・ド
レイン領域（28）及び（29）を形成し、次いで熱処理を
施すことにより、固相成長による結晶回復時に炭素（3
7）の作用で２次欠陥の発生が抑止され、同様にリーク
電流の低減化が図られる。
以下、図面を参照して本発明を超LSIのMIS型トランジ
スタの実施例を説明する。
スタの実施例を説明する。
第２図は参考例を示す。先ず第２図Ａに示すように第
１導電型例えばＰ形のシリコン半導体基板（21）の一主
面に選択酸化によるフィールド絶縁膜（22）を形成し、
このフィールド絶縁膜（22）により分離された素子形成
領域（23）を形成する。この素子形成領域（23）の全面
にシリコン（Si）（26）をイオン注入して素子形成領域
（23）の全体を非晶質化する。
１導電型例えばＰ形のシリコン半導体基板（21）の一主
面に選択酸化によるフィールド絶縁膜（22）を形成し、
このフィールド絶縁膜（22）により分離された素子形成
領域（23）を形成する。この素子形成領域（23）の全面
にシリコン（Si）（26）をイオン注入して素子形成領域
（23）の全体を非晶質化する。
次に、第２図Ｂに示すように、非晶質化された素子形
成領域（23）上に選択的に例えばSiO2等によるゲート絶
縁膜（24）を介してゲート電極（25）を形成する。そし
て、このゲート電極（25）をマスクに素子形成領域（2
3）に第２導電形不純物即ちＮ形不純物例えばヒ素（A
s）（27）を低濃度にイオン注入してＮ形の低濃度領域
（28a）及び（29a）を形成する。
成領域（23）上に選択的に例えばSiO2等によるゲート絶
縁膜（24）を介してゲート電極（25）を形成する。そし
て、このゲート電極（25）をマスクに素子形成領域（2
3）に第２導電形不純物即ちＮ形不純物例えばヒ素（A
s）（27）を低濃度にイオン注入してＮ形の低濃度領域
（28a）及び（29a）を形成する。
次に、第２図Ｃに示すように通常の方法によってゲー
ト電極（25）の側壁に例えばSiO2によるサイドウォール
（31）を形成した後、サイドウォール（31）を含むゲー
ト電極（25）をマスクにしてヒ素（As）（32）を高濃度
にイオン注入してＮ形の高濃度領域（28b）及び（29b）
を形成する。この低濃度領域（28a）及び高濃度領域（2
8b）によってソース領域（28）が形成され、低濃度領域
（29a）及び高濃度領域（29b）によってドレイン領域
（29）が形成される。
ト電極（25）の側壁に例えばSiO2によるサイドウォール
（31）を形成した後、サイドウォール（31）を含むゲー
ト電極（25）をマスクにしてヒ素（As）（32）を高濃度
にイオン注入してＮ形の高濃度領域（28b）及び（29b）
を形成する。この低濃度領域（28a）及び高濃度領域（2
8b）によってソース領域（28）が形成され、低濃度領域
（29a）及び高濃度領域（29b）によってドレイン領域
（29）が形成される。
次に、第２図Ｄに示すようにアニール処理を施してソ
ース領域（28）及びトレイン領域（29）の活性化及び結
晶回復を行なう。このアニール処理において、予め素子
形成領域（23）の全体が非結晶化されているので、固相
成長は基板（21）側からソース領域（28）及びドレイン
領域（29）を含めて素子形成領域（23）の全体に亘って
均一に行われ、結晶回復が均一になされる。
ース領域（28）及びトレイン領域（29）の活性化及び結
晶回復を行なう。このアニール処理において、予め素子
形成領域（23）の全体が非結晶化されているので、固相
成長は基板（21）側からソース領域（28）及びドレイン
領域（29）を含めて素子形成領域（23）の全体に亘って
均一に行われ、結晶回復が均一になされる。
しかる後、第２図Ｅに示すように例えばSiO2等による
絶縁膜（33）を被着形成しコンタクトホールを形成した
後、コンタクトホールを通してソース領域（28）及びド
レイン領域（29）に夫々オーミック接触するソース電極
（34）及びドレイン電極（35）を形成し、LDD構造のMIS
型トランジスタ（36）を得る。
絶縁膜（33）を被着形成しコンタクトホールを形成した
後、コンタクトホールを通してソース領域（28）及びド
レイン領域（29）に夫々オーミック接触するソース電極
（34）及びドレイン電極（35）を形成し、LDD構造のMIS
型トランジスタ（36）を得る。
この製法では、予め素子形成領域（23）の全面にシリ
コンをイオン注入して非晶質化して置き、ソース・ドレ
イン領域となる高濃度領域（28b）及び（29b）を形成す
るためのイオン注入を行った後、アニール処理するの
で、高濃度領域（28b）及び（29b）を含んで非晶質化さ
れた素子形成領域（23）の全体が基板（21）側より均一
に固相成長される。このため、固相成長により結晶回復
の不均一性は生ぜず、従来のようなサイドウォール（3
1）端部下における２次欠陥も発生しない。従って、従
来における２次欠陥の発生がないのでリーク電流が減少
し、LSIとしての消費電流を低減することができる。
コンをイオン注入して非晶質化して置き、ソース・ドレ
イン領域となる高濃度領域（28b）及び（29b）を形成す
るためのイオン注入を行った後、アニール処理するの
で、高濃度領域（28b）及び（29b）を含んで非晶質化さ
れた素子形成領域（23）の全体が基板（21）側より均一
に固相成長される。このため、固相成長により結晶回復
の不均一性は生ぜず、従来のようなサイドウォール（3
1）端部下における２次欠陥も発生しない。従って、従
来における２次欠陥の発生がないのでリーク電流が減少
し、LSIとしての消費電流を低減することができる。
第１図は本発明の一実施例である。本例においては、
第１図Ａに示すように第１導電形例えばＰ形のシリコン
半導体基板（21）のフィールド絶縁膜（22）で分離され
た素子形成領域（23）にゲート絶縁膜（24）及びゲート
電極（25）を形成し、このゲート電極（25）をマスクに
第２導電形不純物即ちＮ形不純物例えばAs（ヒ素）（2
7）を低濃度にイオン注入してＮ形の低濃度領域（28a）
及び（29a）を形成する。
第１図Ａに示すように第１導電形例えばＰ形のシリコン
半導体基板（21）のフィールド絶縁膜（22）で分離され
た素子形成領域（23）にゲート絶縁膜（24）及びゲート
電極（25）を形成し、このゲート電極（25）をマスクに
第２導電形不純物即ちＮ形不純物例えばAs（ヒ素）（2
7）を低濃度にイオン注入してＮ形の低濃度領域（28a）
及び（29a）を形成する。
次に、第１図Ｂに示すように通常の方法によってゲー
ト電極（25）の側面にSiO2等によるサイドウォール（3
1）を形成する。
ト電極（25）の側面にSiO2等によるサイドウォール（3
1）を形成する。
次に、第１図Ｃに示すようにサイドウォール（31）を
含むゲート電極（25）をマスクにしてヒ素（As）（32）
を高濃度にイオン注入すると共に、炭素（Ｃ）（37）を
イオン注入する深さ（ピーク位置）RPがヒ素（37）と同
程度となるように５×1015cm-2濃度のドーズ量でイオン
注入し、Ｎ形の高濃度領域（28b）及び（29b）を形成す
る。
含むゲート電極（25）をマスクにしてヒ素（As）（32）
を高濃度にイオン注入すると共に、炭素（Ｃ）（37）を
イオン注入する深さ（ピーク位置）RPがヒ素（37）と同
程度となるように５×1015cm-2濃度のドーズ量でイオン
注入し、Ｎ形の高濃度領域（28b）及び（29b）を形成す
る。
次に、第１図Ｄに示すようにアニール処理を施してソ
ース領域（28）及びドレイン領域（29）の活性化及び結
晶回復を行なう。このアニール処理時において、炭素が
イオン注入されていることにより２次欠陥の発生が抑止
される。
ース領域（28）及びドレイン領域（29）の活性化及び結
晶回復を行なう。このアニール処理時において、炭素が
イオン注入されていることにより２次欠陥の発生が抑止
される。
しかる後、第１図Ｅに示すように例えばSiO2等による
絶縁膜（33）を被着形成しコンタクトホールを形成した
後、コンタクトホールを通してソース領域（28）及びド
レイン領域（29）に夫々オーミック接触するソース電極
（34）及びドレイン電極（35）を形成する。斯くして目
的のLDD構造のMIS型トランジスタ（38）を得る。
絶縁膜（33）を被着形成しコンタクトホールを形成した
後、コンタクトホールを通してソース領域（28）及びド
レイン領域（29）に夫々オーミック接触するソース電極
（34）及びドレイン電極（35）を形成する。斯くして目
的のLDD構造のMIS型トランジスタ（38）を得る。
かかる製法によれば、ソース・ドレイン領域となる高
濃度領域（28a）及び（29a）を形成するためのイオン注
入時に、炭素を５×1015cm-2程度イオン注入することに
よって、２次欠陥の発生が抑制され、その後のアニール
処理で結晶回復するときに、２次欠陥が残留せず、即ち
２次欠陥の発生を抑止することができる。従って、かか
るMIS型トランジスタ（38）においてリーク電流を減少
させることができ、LSIとしての消費電流を低減するこ
とができる。
濃度領域（28a）及び（29a）を形成するためのイオン注
入時に、炭素を５×1015cm-2程度イオン注入することに
よって、２次欠陥の発生が抑制され、その後のアニール
処理で結晶回復するときに、２次欠陥が残留せず、即ち
２次欠陥の発生を抑止することができる。従って、かか
るMIS型トランジスタ（38）においてリーク電流を減少
させることができ、LSIとしての消費電流を低減するこ
とができる。
なお、参考例の第２図Ａの工程で素子形成領域（23）
に対してシリコン（26）をイオン注入する代わりに、炭
素を素子形成領域（23）の全面に５×1015cm-2程度のド
ーズ量をもってイオン注入し、以後は第２図Ｂ〜Ｅの工
程を経てMIS型トランジスタを製造するときは、素子形
成領域（23）に予め炭素をイオン注入しておくことによ
り、アニール処理において第１図の場合と同様に炭素の
存在で２次欠陥の発生が抑止される。同時にこの炭素の
イオン注入で第２図Ａと同時に素子形成領域（23）が非
晶質化されることにより、アニール処理において固相成
長が基板（21）側から均一に起こり２次欠陥の発生を抑
止する作用をも有する。従って、この場合も２次欠陥の
発生がないのでリーク電流が減少し、LSIとしての消費
電流を低減することができる。
に対してシリコン（26）をイオン注入する代わりに、炭
素を素子形成領域（23）の全面に５×1015cm-2程度のド
ーズ量をもってイオン注入し、以後は第２図Ｂ〜Ｅの工
程を経てMIS型トランジスタを製造するときは、素子形
成領域（23）に予め炭素をイオン注入しておくことによ
り、アニール処理において第１図の場合と同様に炭素の
存在で２次欠陥の発生が抑止される。同時にこの炭素の
イオン注入で第２図Ａと同時に素子形成領域（23）が非
晶質化されることにより、アニール処理において固相成
長が基板（21）側から均一に起こり２次欠陥の発生を抑
止する作用をも有する。従って、この場合も２次欠陥の
発生がないのでリーク電流が減少し、LSIとしての消費
電流を低減することができる。
第２図の例においてはシリコンをイオン注入して非晶
質化したが、その他上例の炭素、或いはゲルマニウムを
イオン注入しても非晶質化することができる。
質化したが、その他上例の炭素、或いはゲルマニウムを
イオン注入しても非晶質化することができる。
上例においては、サイドウォール（31）を形成してLD
D構造のMIS型トランジスタの製造に適したが、LDD構造
でない通常のMIS型トランジスタの製造にも本発明は適
用できるものである。
D構造のMIS型トランジスタの製造に適したが、LDD構造
でない通常のMIS型トランジスタの製造にも本発明は適
用できるものである。
本発明のMIS型半導体装置の製法によれば、半導体基
板にゲート絶縁膜を介してゲート電極を形成し、ゲート
電極をマスクに不純物と炭素を同時に、かつイオン注入
深さが同程度となるようにイオン注入するので、２次欠
陥の発生が抑制され、その後の熱処理でソース・ドレイ
ン領域の結晶回復において２次欠陥の発生を抑止するこ
とができる。従って、従来のような２次欠陥の発生がな
いのでリーク電流を減少することができ、LSIとしての
消費電流を低減することができる。
板にゲート絶縁膜を介してゲート電極を形成し、ゲート
電極をマスクに不純物と炭素を同時に、かつイオン注入
深さが同程度となるようにイオン注入するので、２次欠
陥の発生が抑制され、その後の熱処理でソース・ドレイ
ン領域の結晶回復において２次欠陥の発生を抑止するこ
とができる。従って、従来のような２次欠陥の発生がな
いのでリーク電流を減少することができ、LSIとしての
消費電流を低減することができる。
第１図Ａ〜Ｅは本発明に係るMIS型半導体装置の製法の
一実施例を示す工程図、第２図Ａ〜ＥはMIS型半導体装
置の製法の参考例を示す工程図、第３図Ａ〜Ｄは従来の
MIS型半導体装置の製法の例を示す工程図、第４図Ａ〜
Ｃは２次欠陥の発生の説明に供する要部の断面図であ
る。 （21）は半導体基板、（25）はゲート電極、（26）はシ
リコンイオン、（27）（32）はヒ素イオン、（28a）（2
9a）は低濃度領域、（28b）（29b）は高濃度領域、（2
8）はソース領域、（29）はドレイン領域、（31）はサ
イドウォール、（37）は炭素イオンである。
一実施例を示す工程図、第２図Ａ〜ＥはMIS型半導体装
置の製法の参考例を示す工程図、第３図Ａ〜Ｄは従来の
MIS型半導体装置の製法の例を示す工程図、第４図Ａ〜
Ｃは２次欠陥の発生の説明に供する要部の断面図であ
る。 （21）は半導体基板、（25）はゲート電極、（26）はシ
リコンイオン、（27）（32）はヒ素イオン、（28a）（2
9a）は低濃度領域、（28b）（29b）は高濃度領域、（2
8）はソース領域、（29）はドレイン領域、（31）はサ
イドウォール、（37）は炭素イオンである。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/336 H01L 21/265 H01L 29/784
Claims (1)
- 【請求項１】半導体基板にゲート絶縁膜を介してゲート
電極を形成し、 前記ゲート電極をマスクに前記半導体基板と反対導電形
の不純物と炭素を同時に、かつイオン注入深さが同程度
となるようにイオン注入しソース・ドレイン領域を形成
し、 次いで熱処理することを特徴とするMIS型半導体装置の
製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29782389A JP2924016B2 (ja) | 1989-11-16 | 1989-11-16 | Ｍｉｓ型半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29782389A JP2924016B2 (ja) | 1989-11-16 | 1989-11-16 | Ｍｉｓ型半導体装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03157941A JPH03157941A (ja) | 1991-07-05 |
| JP2924016B2 true JP2924016B2 (ja) | 1999-07-26 |
Family
ID=17851621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29782389A Expired - Fee Related JP2924016B2 (ja) | 1989-11-16 | 1989-11-16 | Ｍｉｓ型半導体装置の製法 |
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