JPH09191106A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH09191106A JPH09191106A JP180496A JP180496A JPH09191106A JP H09191106 A JPH09191106 A JP H09191106A JP 180496 A JP180496 A JP 180496A JP 180496 A JP180496 A JP 180496A JP H09191106 A JPH09191106 A JP H09191106A
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Abstract
(57)【要約】
【課題】 ソースおよびドレインの拡散層を、接合を浅
くし、かつ低抵抗および低容量にできる半導体装置およ
びその製造方法を提供することである。 【解決手段】 シリコン基板１の素子形成領域に、チャ
ネル不純物層２、ゲート絶縁膜３、ゲート電極４、側壁
絶縁膜５、浅いソース６、浅いドレイン７、深いソース
８、深いドレイン９が形成された通常の構造に加えて、
ドレインと逆の導電型を有しその濃度がチャネル不純物
濃度より高いポケット領域１０が、浅いソース６および
浅いドレイン７のゲート端部分の下側下部に一部を重ね
合わせて位置し、幅が狭くかつ深いソース８および深い
ドレイン９から離れて形成されている。この結果、浅い
ソース６および浅いドレイン７の一部が逆導電型に反転
し浅い接合深さとなり、また、ポケット領域が横方向お
よび深さ方向でソースおよびドレインと接する面積が少
なくなっている。
くし、かつ低抵抗および低容量にできる半導体装置およ
びその製造方法を提供することである。 【解決手段】 シリコン基板１の素子形成領域に、チャ
ネル不純物層２、ゲート絶縁膜３、ゲート電極４、側壁
絶縁膜５、浅いソース６、浅いドレイン７、深いソース
８、深いドレイン９が形成された通常の構造に加えて、
ドレインと逆の導電型を有しその濃度がチャネル不純物
濃度より高いポケット領域１０が、浅いソース６および
浅いドレイン７のゲート端部分の下側下部に一部を重ね
合わせて位置し、幅が狭くかつ深いソース８および深い
ドレイン９から離れて形成されている。この結果、浅い
ソース６および浅いドレイン７の一部が逆導電型に反転
し浅い接合深さとなり、また、ポケット領域が横方向お
よび深さ方向でソースおよびドレインと接する面積が少
なくなっている。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ（Metal Ox
ide Semiconductor ）構造による半導体装置およびその
製造方法に関し、特に、ＭＯＳＦＥＴ（Field Effect T
ransistor ）の微細化の際の短チャネル効果を改善する
ため、ソースおよびドレインそれぞれの拡散層の接合深
さを浅くし、かつ寄生抵抗および寄生容量を低減する半
導体装置およびその製造方法に関する。
ide Semiconductor ）構造による半導体装置およびその
製造方法に関し、特に、ＭＯＳＦＥＴ（Field Effect T
ransistor ）の微細化の際の短チャネル効果を改善する
ため、ソースおよびドレインそれぞれの拡散層の接合深
さを浅くし、かつ寄生抵抗および寄生容量を低減する半
導体装置およびその製造方法に関する。
【０００２】
【従来の技術】一般に、ＭＯＳＦＥＴを微細化する上で
問題となる短チャネル効果（特にゲート長０．３μｍ以
下で顕著となる）を改善するためには、ソースおよびド
レインそれぞれの構造において、その拡散層の接合深
さ、特にゲート端付近の拡散層を浅くしたり、ドレイン
から伸びる空乏層の厚さを薄くするなどの方法がある。
問題となる短チャネル効果（特にゲート長０．３μｍ以
下で顕著となる）を改善するためには、ソースおよびド
レインそれぞれの構造において、その拡散層の接合深
さ、特にゲート端付近の拡散層を浅くしたり、ドレイン
から伸びる空乏層の厚さを薄くするなどの方法がある。
【０００３】例えば、拡散層の接合深さを浅くする方法
として、低エネルギーイオン注入法がある。これは、ソ
ースおよびドレインの形成領域に、注入エネルギーを１
０ｋｅＶ程度に下げ、さらに不純物のドーズ量を１×１
０13／ｃｍ2 程度に少なくして不純物イオンを導入する
方法であり、注入される不純物の深さを数十ナノメート
ル程度に浅くすることができる。
として、低エネルギーイオン注入法がある。これは、ソ
ースおよびドレインの形成領域に、注入エネルギーを１
０ｋｅＶ程度に下げ、さらに不純物のドーズ量を１×１
０13／ｃｍ2 程度に少なくして不純物イオンを導入する
方法であり、注入される不純物の深さを数十ナノメート
ル程度に浅くすることができる。
【０００４】また、拡散層の接合深さを浅くする別の手
段として、固層拡散法を用いる方法がある（例えば、M.
Ono et al.“SUB-50 NM GATE LENGTH N-MOSFETS WITH 1
0NMPHOSPHORUS SOURCE AND DORAIN JUNCTIONS”，IEDM
93,119,(1993)）。
段として、固層拡散法を用いる方法がある（例えば、M.
Ono et al.“SUB-50 NM GATE LENGTH N-MOSFETS WITH 1
0NMPHOSPHORUS SOURCE AND DORAIN JUNCTIONS”，IEDM
93,119,(1993)）。
【０００５】この方法は、ソースおよびドレインの形成
領域のシリコン表面に不純物を含んだ絶縁膜（例えばボ
ロンシリケイトガラスやリンシリケイトガラス）をまず
形成し、次いで熱処理により絶縁膜中の不純物をシリコ
ン中に拡散する。これにより、拡散層の深さを１０ナノ
メータから４０ナノメータまで程度にでき、イオン注入
法に比べてより浅い拡散層を得ることができる。
領域のシリコン表面に不純物を含んだ絶縁膜（例えばボ
ロンシリケイトガラスやリンシリケイトガラス）をまず
形成し、次いで熱処理により絶縁膜中の不純物をシリコ
ン中に拡散する。これにより、拡散層の深さを１０ナノ
メータから４０ナノメータまで程度にでき、イオン注入
法に比べてより浅い拡散層を得ることができる。
【０００６】しかし、上記方法のいずれにおいても、拡
散層の接合深さを浅くできる反面、抵抗が増加し素子特
性が劣化する。この理由は、いずれの方法においても不
純物濃度は表面から内部に向かって減少し、かつこの減
少の度合いは熱処理によりほぼ決まるからである。この
ため、チャネルの不純物濃度と等しいところを接合とす
れば、そこから表面側の総不純物量は不純物濃度の深さ
分布により決まってしまい、浅い接合ほど総不純物量は
減少するためである。
散層の接合深さを浅くできる反面、抵抗が増加し素子特
性が劣化する。この理由は、いずれの方法においても不
純物濃度は表面から内部に向かって減少し、かつこの減
少の度合いは熱処理によりほぼ決まるからである。この
ため、チャネルの不純物濃度と等しいところを接合とす
れば、そこから表面側の総不純物量は不純物濃度の深さ
分布により決まってしまい、浅い接合ほど総不純物量は
減少するためである。
【０００７】一方、接合深さを浅くし、かつ抵抗をより
改善する手段としてポケット注入法という方法がある。
これは、ソースおよびドレインの不純物濃度を増加する
ために不純物の注入量を多くし、その多くした分、接合
深さが深くなるのを防ぐ目的で逆導電型の不純物をソー
スおよびドレインそれぞれの下側に注入し、拡散層接合
面を表面側にもっていく方法である。これにより、浅く
かつ低抵抗な拡散層が形成できる。さらにまた、ドレイ
ンから伸びる空乏層を薄くでき、その結果、短チャネル
効果を改善することができる。
改善する手段としてポケット注入法という方法がある。
これは、ソースおよびドレインの不純物濃度を増加する
ために不純物の注入量を多くし、その多くした分、接合
深さが深くなるのを防ぐ目的で逆導電型の不純物をソー
スおよびドレインそれぞれの下側に注入し、拡散層接合
面を表面側にもっていく方法である。これにより、浅く
かつ低抵抗な拡散層が形成できる。さらにまた、ドレイ
ンから伸びる空乏層を薄くでき、その結果、短チャネル
効果を改善することができる。
【０００８】次に、図６を参照して従来から提案されて
いるポケット注入構造（例えば、S.Oguro et al.“A ha
lf micron MOSFET using double implanted LDD ”，IE
DM 82,718,(1982)）について説明する。図６は、ｎ型の
ＭＯＳＦＥＴにおけるポケット構造形成方法を示した工
程途中での断面模式図である。
いるポケット注入構造（例えば、S.Oguro et al.“A ha
lf micron MOSFET using double implanted LDD ”，IE
DM 82,718,(1982)）について説明する。図６は、ｎ型の
ＭＯＳＦＥＴにおけるポケット構造形成方法を示した工
程途中での断面模式図である。
【０００９】まず、最初の工程は、図６（ａ）に示され
るように、Ｐ型のシリコン基板６１上の素子形成領域に
Ｐ型のチャネル不純物層６２をイオン注入により形成
し、その後、ゲート絶縁膜６３を形成、次いでゲート電
極６４を形成する。
るように、Ｐ型のシリコン基板６１上の素子形成領域に
Ｐ型のチャネル不純物層６２をイオン注入により形成
し、その後、ゲート絶縁膜６３を形成、次いでゲート電
極６４を形成する。
【００１０】次の工程は、図６（ｂ）に示されるよう
に、ゲート電極６４をマスクとしてＰ型不純物をチャネ
ル濃度より濃く注入し、Ｐ型不純物領域６７を形成す
る。その後の工程は、Ｐ型不純物領域６７より浅くＮ型
不純物を注入してＮ- ソース６５およびＮ- ドレイン６
６を形成する。
に、ゲート電極６４をマスクとしてＰ型不純物をチャネ
ル濃度より濃く注入し、Ｐ型不純物領域６７を形成す
る。その後の工程は、Ｐ型不純物領域６７より浅くＮ型
不純物を注入してＮ- ソース６５およびＮ- ドレイン６
６を形成する。
【００１１】次の工程は、図６（ｃ）に示されるよう
に、側壁絶縁膜６８を形成し、次いでＮ型不純物をＰ型
不純物領域６７より深くイオン注入してＮ+ ソース６９
およびＮ+ ドレイン７０を形成する。これにより、Ｎ-
ソース６５およびＮ- ドレイン６６それぞれとＮ+ ソー
ス６９およびＮ+ ドレイン７０それぞれとチャネル不純
物層６２とで周囲を囲まれたポケット領域７１が形成で
きる。
に、側壁絶縁膜６８を形成し、次いでＮ型不純物をＰ型
不純物領域６７より深くイオン注入してＮ+ ソース６９
およびＮ+ ドレイン７０を形成する。これにより、Ｎ-
ソース６５およびＮ- ドレイン６６それぞれとＮ+ ソー
ス６９およびＮ+ ドレイン７０それぞれとチャネル不純
物層６２とで周囲を囲まれたポケット領域７１が形成で
きる。
【００１２】以後の配線等の工程は、通常の従来方法に
より行なわれる。
より行なわれる。
【００１３】しかし、この方法の問題点として次のこと
が挙げられる。まず、ポケット領域７１のゲート方向へ
の回り込み（Ｎ- ソース６５およびＮ- ドレイン６６の
チャネル側に回り込む）による基板効果が大きくなる。
また、図６（ｃ）に示されるように、ゲート長方向に対
して平行に切った断面で見た場合、Ｎ+ ドレイン７０の
深さが少なくとも０．１μｍ程度あること、および側壁
絶縁膜６８を少なくとも５０ｎｍ程度はつけることを考
えると、ポケット領域７１がドレイン拡散層（Ｎ- ドレ
イン６６、Ｎ+ ドレイン７０）に接する長さはこの断面
でみた場合に０．１μｍ以上ある。
が挙げられる。まず、ポケット領域７１のゲート方向へ
の回り込み（Ｎ- ソース６５およびＮ- ドレイン６６の
チャネル側に回り込む）による基板効果が大きくなる。
また、図６（ｃ）に示されるように、ゲート長方向に対
して平行に切った断面で見た場合、Ｎ+ ドレイン７０の
深さが少なくとも０．１μｍ程度あること、および側壁
絶縁膜６８を少なくとも５０ｎｍ程度はつけることを考
えると、ポケット領域７１がドレイン拡散層（Ｎ- ドレ
イン６６、Ｎ+ ドレイン７０）に接する長さはこの断面
でみた場合に０．１μｍ以上ある。
【００１４】ポケット領域７１は、不純物量がチャネル
より高濃度のためそこにできる空乏層は薄く、しかもド
レイン拡散層との接触面積が多いため、この接合での容
量が大きく、したがって、素子のスイッチング速度は低
下する。
より高濃度のためそこにできる空乏層は薄く、しかもド
レイン拡散層との接触面積が多いため、この接合での容
量が大きく、したがって、素子のスイッチング速度は低
下する。
【００１５】他方、ポケット注入の技術として従来提案
されているもう一つの方法が、例えば、特開昭６３−３
０２５６８号公報に説明されている。これについて、図
７を参照して説明する。これは図６の方法の問題点を改
善するために提案されたものである。
されているもう一つの方法が、例えば、特開昭６３−３
０２５６８号公報に説明されている。これについて、図
７を参照して説明する。これは図６の方法の問題点を改
善するために提案されたものである。
【００１６】まず、最初の工程は、図７（ａ）に示され
るように、Ｐ型のシリコン基板６１上の素子形成領域に
２種類のＰ型のチャネル不純物注入を行って、深いイオ
ン注入層７２を形成した上に、浅いチャネル層７３を形
成する。その後の工程は、ゲート絶縁膜７４、ゲート電
極７５、および側壁絶縁膜７６を順次形成する。
るように、Ｐ型のシリコン基板６１上の素子形成領域に
２種類のＰ型のチャネル不純物注入を行って、深いイオ
ン注入層７２を形成した上に、浅いチャネル層７３を形
成する。その後の工程は、ゲート絶縁膜７４、ゲート電
極７５、および側壁絶縁膜７６を順次形成する。
【００１７】次の工程は、露光工程を経た後、図７
（ｂ）に示されるように、側壁絶縁膜７６上でゲート電
極７５から少し離れた位置にレジスト７７を形成し、こ
のレジスト７７をマスクに、深いイオン注入層７２およ
び浅いチャネル層７３より高濃度でかつ深いイオン注入
層７２より深くなるように、Ｐ型不純物をイオン注入し
ポケット領域７８を形成する。
（ｂ）に示されるように、側壁絶縁膜７６上でゲート電
極７５から少し離れた位置にレジスト７７を形成し、こ
のレジスト７７をマスクに、深いイオン注入層７２およ
び浅いチャネル層７３より高濃度でかつ深いイオン注入
層７２より深くなるように、Ｐ型不純物をイオン注入し
ポケット領域７８を形成する。
【００１８】その後の工程は、図７（ｃ）に示されるよ
うに、レジスト７７を剥離したのち、リンイオンおよび
ヒ素イオンを順次イオン注入してＮ+ ソース８１および
Ｎ+ドレイン８２それぞれを形成する。次の工程は、熱
処理により、リンをゲート端方向へ拡散してソースおよ
びドレインそれぞれの端部をポケット領域７８からゲー
ト電極７５側まで延ばしＮ- ソース７９およびＮ- ドレ
イン８０それぞれを形成する。
うに、レジスト７７を剥離したのち、リンイオンおよび
ヒ素イオンを順次イオン注入してＮ+ ソース８１および
Ｎ+ドレイン８２それぞれを形成する。次の工程は、熱
処理により、リンをゲート端方向へ拡散してソースおよ
びドレインそれぞれの端部をポケット領域７８からゲー
ト電極７５側まで延ばしＮ- ソース７９およびＮ- ドレ
イン８０それぞれを形成する。
【００１９】この図７に示された方法は、図６を参照し
て説明した方法で問題点となるポケット領域のゲート方
向への回り込みによる基板効果を抑制でき、かつポケッ
ト領域形成に影響されたＮ- ソース７９およびＮ- ドレ
イン８０の高抵抗化を防止できる。
て説明した方法で問題点となるポケット領域のゲート方
向への回り込みによる基板効果を抑制でき、かつポケッ
ト領域形成に影響されたＮ- ソース７９およびＮ- ドレ
イン８０の高抵抗化を防止できる。
【００２０】しかし問題点として、Ｎ- ソース７９およ
びＮ- ドレイン８０の接合深さは拡散により形成され、
かつゲート電極７５端から離れた位置にポケット領域７
８があるため、接合は深くなり、ポケット領域を形成し
ても短チャネル効果改善に寄与しない。またポケット領
域形成のためのマスクはレジスト７７を目合せで形成し
てつくることになるため、最低でも０．１μｍ程度はあ
り、拡散層容量は大きくなる。
びＮ- ドレイン８０の接合深さは拡散により形成され、
かつゲート電極７５端から離れた位置にポケット領域７
８があるため、接合は深くなり、ポケット領域を形成し
ても短チャネル効果改善に寄与しない。またポケット領
域形成のためのマスクはレジスト７７を目合せで形成し
てつくることになるため、最低でも０．１μｍ程度はあ
り、拡散層容量は大きくなる。
【００２１】
【発明が解決しようとする課題】上述した従来の半導体
装置およびその製造方法のうち、低エネルギーイオン注
入法または固相拡散法では、接合深さを浅くして短チャ
ネル効果を改善しているが、この場合、ソースおよびド
レインそれぞれの抵抗が大きくなっている。この結果、
ＭＯＳＦＥＴの電流が減少して素子のスピードが低下す
るという問題点がある。
装置およびその製造方法のうち、低エネルギーイオン注
入法または固相拡散法では、接合深さを浅くして短チャ
ネル効果を改善しているが、この場合、ソースおよびド
レインそれぞれの抵抗が大きくなっている。この結果、
ＭＯＳＦＥＴの電流が減少して素子のスピードが低下す
るという問題点がある。
【００２２】また、ポケット注入法では、ポケット領域
がソースおよびドレインそれぞれで幅広く接し、また深
いソースおよび深いドレインそれぞれと深さ方向に長く
接しているために寄生容量が大きくなり素子のスピード
が低下するという問題点がある。
がソースおよびドレインそれぞれで幅広く接し、また深
いソースおよび深いドレインそれぞれと深さ方向に長く
接しているために寄生容量が大きくなり素子のスピード
が低下するという問題点がある。
【００２３】本発明の課題は、ＭＯＳＦＥＴ（Field Ef
fect Transistor ）の微細化の際の短チャネル効果を改
善するため、ソースおよびドレインそれぞれの拡散層の
接合深さを浅くし、かつ寄生抵抗および寄生容量を低減
する半導体装置およびその製造方法を提供することにあ
る。
fect Transistor ）の微細化の際の短チャネル効果を改
善するため、ソースおよびドレインそれぞれの拡散層の
接合深さを浅くし、かつ寄生抵抗および寄生容量を低減
する半導体装置およびその製造方法を提供することにあ
る。
【００２４】
【課題を解決するための手段】本発明による半導体装置
の第１の形態は、ＭＯＳ構造による半導体装置におい
て、ソースおよびドレインそれぞれが接続して形成され
る深さの異なる浅い接合層および深い接合層の２層と、
チャネル不純物と同じ導電型かつチャネルより高濃度の
不純物領域であり、浅い接合層からなるソースおよびド
レインそれぞれの領域のゲート端近傍の下部に位置する
と共に、深い接合層からなるソースおよびドレインそれ
ぞれから離間して位置するポケット領域とを備えてい
る。
の第１の形態は、ＭＯＳ構造による半導体装置におい
て、ソースおよびドレインそれぞれが接続して形成され
る深さの異なる浅い接合層および深い接合層の２層と、
チャネル不純物と同じ導電型かつチャネルより高濃度の
不純物領域であり、浅い接合層からなるソースおよびド
レインそれぞれの領域のゲート端近傍の下部に位置する
と共に、深い接合層からなるソースおよびドレインそれ
ぞれから離間して位置するポケット領域とを備えてい
る。
【００２５】本発明による半導体装置の第２の形態は、
ＭＯＳ構造による半導体装置において、チャネル不純物
と同じ導電型かつチャネルより高濃度の不純物領域であ
り、ソースおよびドレインそれぞれのゲート端近傍の下
部に位置し、かつゲート長の３０％以下の幅を有するポ
ケット領域を備えている。
ＭＯＳ構造による半導体装置において、チャネル不純物
と同じ導電型かつチャネルより高濃度の不純物領域であ
り、ソースおよびドレインそれぞれのゲート端近傍の下
部に位置し、かつゲート長の３０％以下の幅を有するポ
ケット領域を備えている。
【００２６】本発明による半導体装置の製造方法の第１
の態様は、上記第１および第２の形態による半導体装置
の製造方法において、前記ポケット領域を、ゲートの横
に絶縁膜、シリコン（Ｓｉ）および導電膜のいずれか１
つを利用してＶ字型溝およびゲート長の３０％以下の幅
の矩形の溝のいずれか１つを形成したのち、チャネル不
純物と同じ導電型かつチャネルより高濃度の所要不純物
イオンを所要エネルギーで照射により注入して形成して
いる。
の態様は、上記第１および第２の形態による半導体装置
の製造方法において、前記ポケット領域を、ゲートの横
に絶縁膜、シリコン（Ｓｉ）および導電膜のいずれか１
つを利用してＶ字型溝およびゲート長の３０％以下の幅
の矩形の溝のいずれか１つを形成したのち、チャネル不
純物と同じ導電型かつチャネルより高濃度の所要不純物
イオンを所要エネルギーで照射により注入して形成して
いる。
【００２７】本発明による半導体装置の製造方法の第２
の態様は、導電型の半導体基板の素子形成領域表面にチ
ャネル層を形成し、該チャネル層の表面上にゲート絶縁
膜を形成し、該ゲート絶縁膜の表面上にゲート電極を形
成する工程と、該ゲート電極の側面に薄い第１の絶縁膜
を形成し、所要の不純物イオンを前記半導体基板の表面
に照射により注入して所要の第１の導電型薄膜を形成す
る工程と、前記第１の絶縁膜の前記ゲート電極と反対側
の半導体の表面上にファセットをつけながら半導体を選
択成長させる工程と、所要の不純物イオンを照射により
注入して、前記第１の導電型薄膜と逆の導電型の領域
を、ゲート電極端の下側で前記第１の導電型薄膜の下部
に形成する工程と、前記第１の絶縁膜の側面に第２の絶
縁膜を形成し、所要の不純物イオンを照射により注入し
て、前記第１の導電型薄膜と同じ導電型の高濃度の導電
型薄膜を、前記選択成長させた半導体および前記半導体
基板の表面に形成する工程とを有している。
の態様は、導電型の半導体基板の素子形成領域表面にチ
ャネル層を形成し、該チャネル層の表面上にゲート絶縁
膜を形成し、該ゲート絶縁膜の表面上にゲート電極を形
成する工程と、該ゲート電極の側面に薄い第１の絶縁膜
を形成し、所要の不純物イオンを前記半導体基板の表面
に照射により注入して所要の第１の導電型薄膜を形成す
る工程と、前記第１の絶縁膜の前記ゲート電極と反対側
の半導体の表面上にファセットをつけながら半導体を選
択成長させる工程と、所要の不純物イオンを照射により
注入して、前記第１の導電型薄膜と逆の導電型の領域
を、ゲート電極端の下側で前記第１の導電型薄膜の下部
に形成する工程と、前記第１の絶縁膜の側面に第２の絶
縁膜を形成し、所要の不純物イオンを照射により注入し
て、前記第１の導電型薄膜と同じ導電型の高濃度の導電
型薄膜を、前記選択成長させた半導体および前記半導体
基板の表面に形成する工程とを有している。
【００２８】本発明による半導体装置の製造方法の第３
の態様は、導電型の半導体基板の素子形成領域表面にチ
ャネル層を形成し、該チャネル層の表面上にゲート絶縁
膜を形成し、該ゲート絶縁膜の表面上にゲート電極を形
成する工程と、該ゲート電極の側面に薄い第１の絶縁膜
を形成し、所要の不純物イオンを前記半導体基板の表面
に照射により注入して、所要の第１の導電型薄膜を形成
する工程と、前記第１の絶縁膜の前記ゲート電極と反対
側の半導体の表面に該第１の絶縁膜に接するように半導
体を選択成長させる工程と、前記第１の絶縁膜を除去
し、所要不純物イオンを照射により注入して、前記第１
の導電型薄膜と逆の導電型の領域を、ゲート電極端の下
側で前記第１の導電型薄膜の下部に形成する工程と、前
記第１の絶縁膜の側面に第２の絶縁膜を形成し、所要不
純物イオンを照射により注入して、前記第１の導電型薄
膜と同じ導電型の高濃度の導電型薄膜を、前記選択成長
させた半導体および前記半導体基板の表面に形成する工
程とを有している。
の態様は、導電型の半導体基板の素子形成領域表面にチ
ャネル層を形成し、該チャネル層の表面上にゲート絶縁
膜を形成し、該ゲート絶縁膜の表面上にゲート電極を形
成する工程と、該ゲート電極の側面に薄い第１の絶縁膜
を形成し、所要の不純物イオンを前記半導体基板の表面
に照射により注入して、所要の第１の導電型薄膜を形成
する工程と、前記第１の絶縁膜の前記ゲート電極と反対
側の半導体の表面に該第１の絶縁膜に接するように半導
体を選択成長させる工程と、前記第１の絶縁膜を除去
し、所要不純物イオンを照射により注入して、前記第１
の導電型薄膜と逆の導電型の領域を、ゲート電極端の下
側で前記第１の導電型薄膜の下部に形成する工程と、前
記第１の絶縁膜の側面に第２の絶縁膜を形成し、所要不
純物イオンを照射により注入して、前記第１の導電型薄
膜と同じ導電型の高濃度の導電型薄膜を、前記選択成長
させた半導体および前記半導体基板の表面に形成する工
程とを有している。
【００２９】本発明による半導体装置の製造方法の第４
の態様は、導電型の半導体基板の素子形成領域表面にチ
ャネル層を形成し、該チャネル層の表面上にゲート絶縁
膜を形成し、該ゲート絶縁膜の表面上にゲート電極を形
成する工程と、該ゲート電極の側面に薄い第１の絶縁膜
を形成し、所要の不純物イオンを前記半導体基板の表面
に照射により注入して、所要の第１の導電型薄膜を形成
する工程と、前記第１の絶縁膜の側面に第２の絶縁膜を
形成し、所要不純物イオンを照射により注入して、前記
第１の導電型薄膜と同じ導電型の高濃度の導電型薄膜を
前記半導体基板の表面に形成する工程と、前記第１の絶
縁膜を除去し、所要不純物イオンを照射により注入し
て、前記第１の導電型薄膜と逆の導電型の領域を、ゲー
ト電極端の下側で前記第１の導電型薄膜の下部に形成す
る工程とを有している。
の態様は、導電型の半導体基板の素子形成領域表面にチ
ャネル層を形成し、該チャネル層の表面上にゲート絶縁
膜を形成し、該ゲート絶縁膜の表面上にゲート電極を形
成する工程と、該ゲート電極の側面に薄い第１の絶縁膜
を形成し、所要の不純物イオンを前記半導体基板の表面
に照射により注入して、所要の第１の導電型薄膜を形成
する工程と、前記第１の絶縁膜の側面に第２の絶縁膜を
形成し、所要不純物イオンを照射により注入して、前記
第１の導電型薄膜と同じ導電型の高濃度の導電型薄膜を
前記半導体基板の表面に形成する工程と、前記第１の絶
縁膜を除去し、所要不純物イオンを照射により注入し
て、前記第１の導電型薄膜と逆の導電型の領域を、ゲー
ト電極端の下側で前記第１の導電型薄膜の下部に形成す
る工程とを有している。
【００３０】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００３１】図１は、本発明の第１の実施の形態として
の半導体装置を示す断面模式図である。
の半導体装置を示す断面模式図である。
【００３２】まず、図１を参照して第１の実施の形態に
よる半導体装置について説明する。この構造は、図示さ
れるように、通常のＭＯＳＦＥＴの構造に加えてポケッ
ト領域１０を有している。
よる半導体装置について説明する。この構造は、図示さ
れるように、通常のＭＯＳＦＥＴの構造に加えてポケッ
ト領域１０を有している。
【００３３】図１に示されているＭＯＳＦＥＴの通常の
構造部分では、不純物濃度１×１０14ｃｍ-3程度のＰ型
のシリコン基板１の表面の所定位置に、フィールド絶縁
膜、Ｎ型ウェルおよびＰ型ウェル（名称符号の図示を省
略）、５×１０17ｃｍ-3程度の濃度のチャネル不純物層
２、厚さ７ｎｍ程度のゲート絶縁膜３、例えばポリシリ
コンとタングステンなどの金属の積層構造で形成された
ゲート電極４、ゲート長程度の幅の側壁絶縁膜５、深さ
５０ｎｍ程度の浅いソース６、深さ５０ｎｍ程度の浅い
ドレイン７、深さ２００ｎｍ程度の深いソース８、およ
び深さ２００ｎｍ程度の深いドレイン９が形成されてい
る。
構造部分では、不純物濃度１×１０14ｃｍ-3程度のＰ型
のシリコン基板１の表面の所定位置に、フィールド絶縁
膜、Ｎ型ウェルおよびＰ型ウェル（名称符号の図示を省
略）、５×１０17ｃｍ-3程度の濃度のチャネル不純物層
２、厚さ７ｎｍ程度のゲート絶縁膜３、例えばポリシリ
コンとタングステンなどの金属の積層構造で形成された
ゲート電極４、ゲート長程度の幅の側壁絶縁膜５、深さ
５０ｎｍ程度の浅いソース６、深さ５０ｎｍ程度の浅い
ドレイン７、深さ２００ｎｍ程度の深いソース８、およ
び深さ２００ｎｍ程度の深いドレイン９が形成されてい
る。
【００３４】加えられたポケット領域１０は、ドレイン
と逆の導電型をもちその不純物濃度が２×１０18ｃｍ-3
程度であり、また、浅いソース６および浅いドレイン７
それぞれのゲート端部分の下側でチャネル不純物層２と
の間に位置し、それぞれの一部に重なり合っている。こ
のため、浅いソース６および浅いドレイン７それぞれで
は、一部が逆導電型に反転したこととなり、接合深さは
２０ｎｍから３０ｎｍまでと浅い。また、ポケット領域
１０は、幅が狭くかつ深いソース８およびドレイン９そ
れぞれから離れて形成されており、この結果、横方向お
よび深さ方向でソースおよびドレインそれぞれと接する
面積が少なくなっている。
と逆の導電型をもちその不純物濃度が２×１０18ｃｍ-3
程度であり、また、浅いソース６および浅いドレイン７
それぞれのゲート端部分の下側でチャネル不純物層２と
の間に位置し、それぞれの一部に重なり合っている。こ
のため、浅いソース６および浅いドレイン７それぞれで
は、一部が逆導電型に反転したこととなり、接合深さは
２０ｎｍから３０ｎｍまでと浅い。また、ポケット領域
１０は、幅が狭くかつ深いソース８およびドレイン９そ
れぞれから離れて形成されており、この結果、横方向お
よび深さ方向でソースおよびドレインそれぞれと接する
面積が少なくなっている。
【００３５】この浅い結合により短チャネル効果が改善
されるとともに、高濃度のポケット領域がソース及びド
レインそれぞれと接する面積が少ないため、拡散層容量
の低減を図ることができる。
されるとともに、高濃度のポケット領域がソース及びド
レインそれぞれと接する面積が少ないため、拡散層容量
の低減を図ることができる。
【００３６】次に、図２の断面模式図を参照して、第２
の実施の形態による半導体装置について説明する。この
構造は、図示されるように、上述の第１の実施の形態と
異なる通常のＭＯＳＦＥＴの構造の中で、異なる位置に
ポケット領域１０を有している。
の実施の形態による半導体装置について説明する。この
構造は、図示されるように、上述の第１の実施の形態と
異なる通常のＭＯＳＦＥＴの構造の中で、異なる位置に
ポケット領域１０を有している。
【００３７】図２に示されるＭＯＳＦＥＴの通常の構造
部分では、不純物濃度１×１０14ｃｍ-3程度のＰ型のシ
リコン基板１の表面の所定位置に、フィールド絶縁膜、
Ｎ型ウェルおよびＰ型ウェル（名称符号の図示を省
略）、５×１０17ｃｍ-3程度の濃度のチャネル不純物層
２、厚さ７ｎｍ程度のゲート絶縁膜３、例えばポリシリ
コンとタングステンなどの金属の積層構造で形成された
ゲート電極４、ゲート長程度の幅の側壁絶縁膜５、深さ
１００ｎｍ程度の深さのソース２１、深さ１００ｎｍ程
度の深さのドレイン２２が形成されている。
部分では、不純物濃度１×１０14ｃｍ-3程度のＰ型のシ
リコン基板１の表面の所定位置に、フィールド絶縁膜、
Ｎ型ウェルおよびＰ型ウェル（名称符号の図示を省
略）、５×１０17ｃｍ-3程度の濃度のチャネル不純物層
２、厚さ７ｎｍ程度のゲート絶縁膜３、例えばポリシリ
コンとタングステンなどの金属の積層構造で形成された
ゲート電極４、ゲート長程度の幅の側壁絶縁膜５、深さ
１００ｎｍ程度の深さのソース２１、深さ１００ｎｍ程
度の深さのドレイン２２が形成されている。
【００３８】図２に示されるポケット領域１０は、ドレ
インと逆の導電型をもちその不純物濃度が２×１０18ｃ
ｍ-3程度で、ゲート長の３０％程度の幅をもち、ソース
２１およびドレイン２２それぞれとチャネル不純物層２
との間でゲート端部分の下側に配置されており、ソース
２１およびドレイン２２それぞれの一部に重なってい
る。このため、ソース２１およびドレイン２２それぞれ
では、その一部が逆導電型に反転したことになり、接合
深さは４０ｎｍから５０ｎｍまでと浅い。また、ポケッ
ト領域１０の幅がゲート長の３０％以下と狭いため、ソ
ースおよびドレインそれぞれと接する面積は少なくなっ
ている。
インと逆の導電型をもちその不純物濃度が２×１０18ｃ
ｍ-3程度で、ゲート長の３０％程度の幅をもち、ソース
２１およびドレイン２２それぞれとチャネル不純物層２
との間でゲート端部分の下側に配置されており、ソース
２１およびドレイン２２それぞれの一部に重なってい
る。このため、ソース２１およびドレイン２２それぞれ
では、その一部が逆導電型に反転したことになり、接合
深さは４０ｎｍから５０ｎｍまでと浅い。また、ポケッ
ト領域１０の幅がゲート長の３０％以下と狭いため、ソ
ースおよびドレインそれぞれと接する面積は少なくなっ
ている。
【００３９】この結果、この浅い接合により短チャネル
効果が改善されるとともに、高濃度のポケット領域がソ
ースおよびドレインそれぞれと接する面積が少ないた
め、拡散層容量の低減を図ることができる。
効果が改善されるとともに、高濃度のポケット領域がソ
ースおよびドレインそれぞれと接する面積が少ないた
め、拡散層容量の低減を図ることができる。
【００４０】上記説明では、ソースおよびドレインそれ
ぞれが一つの深さの層の場合について述べたが、上述の
第１の実施の形態のような深さの異なる２つの層から形
成されたソースおよびドレインの場合において、ポケッ
ト領域と深いソースおよび深いドレインそれぞれとが離
間した場合でも接触した場合でも、本実施の形態を適用
して、ポケット領域の幅をゲート長の３０％以下に抑え
ることにより容量低減を図ることができる。
ぞれが一つの深さの層の場合について述べたが、上述の
第１の実施の形態のような深さの異なる２つの層から形
成されたソースおよびドレインの場合において、ポケッ
ト領域と深いソースおよび深いドレインそれぞれとが離
間した場合でも接触した場合でも、本実施の形態を適用
して、ポケット領域の幅をゲート長の３０％以下に抑え
ることにより容量低減を図ることができる。
【００４１】次に、図３の工程別の断面模式図を参照し
て第３の実施の形態による半導体装置の製造方法につい
て説明する。この第３の実施の形態は、シリコンの選択
成長を利用してゲートの横にＶ字型の溝をつくり、この
溝を利用してポケット構造を形成する第１の製造方法で
ある。
て第３の実施の形態による半導体装置の製造方法につい
て説明する。この第３の実施の形態は、シリコンの選択
成長を利用してゲートの横にＶ字型の溝をつくり、この
溝を利用してポケット構造を形成する第１の製造方法で
ある。
【００４２】まず、最初の工程による結果構造が図３
（ａ）に示されている。この工程は、不純物濃度１×１
０14ｃｍ-3程度のＰ型のシリコン基板１の表面の所定位
置に、フィールド絶縁膜、Ｎ型ウェル、およびＰ型ウェ
ル（名称符号の図示を省略）を形成し、素子形成領域を
決める。次の工程は、例えばＮ型ＭＯＳＦＥＴを形成す
る場合、この素子形成領域のうちＰ型ウェル表面にボロ
ンをエネルギー５０ｋｅＶ、５×１０12ｃｍ-2でイオン
注入し、深さ３００ｎｍ程度のチャネル不純物層２を形
成する。続いて工程は、熱酸化により厚さ７ｎｍ程度の
ゲート絶縁膜３、次いで気相成長により厚さ１５０ｎｍ
のポリシリコンを形成したのち、レジスト塗布、ゲート
露光および前記ポリシリコンのエッチング（図示せず）
を順次処理して、ゲート電極４を形成する。
（ａ）に示されている。この工程は、不純物濃度１×１
０14ｃｍ-3程度のＰ型のシリコン基板１の表面の所定位
置に、フィールド絶縁膜、Ｎ型ウェル、およびＰ型ウェ
ル（名称符号の図示を省略）を形成し、素子形成領域を
決める。次の工程は、例えばＮ型ＭＯＳＦＥＴを形成す
る場合、この素子形成領域のうちＰ型ウェル表面にボロ
ンをエネルギー５０ｋｅＶ、５×１０12ｃｍ-2でイオン
注入し、深さ３００ｎｍ程度のチャネル不純物層２を形
成する。続いて工程は、熱酸化により厚さ７ｎｍ程度の
ゲート絶縁膜３、次いで気相成長により厚さ１５０ｎｍ
のポリシリコンを形成したのち、レジスト塗布、ゲート
露光および前記ポリシリコンのエッチング（図示せず）
を順次処理して、ゲート電極４を形成する。
【００４３】次の工程による結果構造が図３（ｂ）に示
されている。この工程は、上部の全表面に気相成長によ
り酸化シリコン膜を厚さ２０ｎｍに成長させたのち、異
方性エッチングし、第１側壁絶縁膜３１を形成する。続
く工程は、ヒ素イオンをエネルギー１５ｋｅＶ、５×１
０14ｃｍ-2でチャネル不純物層２に照射してイオン注入
し、第１ソース３２および第１ドレイン３３それぞれを
形成する。このとき、ヒ素イオン注入により形成される
第１ソース３２および第１ドレイン３３それぞれの接合
深さは５０ｎｍ程度である。その後の工程は、気相成長
によりシリコンをシリコン表面のみに選択的にファセッ
ト（３０度あるいは４５度）を付けながら厚さ３０ｎｍ
に成長させ、選択エピ成長層３４を形成する。
されている。この工程は、上部の全表面に気相成長によ
り酸化シリコン膜を厚さ２０ｎｍに成長させたのち、異
方性エッチングし、第１側壁絶縁膜３１を形成する。続
く工程は、ヒ素イオンをエネルギー１５ｋｅＶ、５×１
０14ｃｍ-2でチャネル不純物層２に照射してイオン注入
し、第１ソース３２および第１ドレイン３３それぞれを
形成する。このとき、ヒ素イオン注入により形成される
第１ソース３２および第１ドレイン３３それぞれの接合
深さは５０ｎｍ程度である。その後の工程は、気相成長
によりシリコンをシリコン表面のみに選択的にファセッ
ト（３０度あるいは４５度）を付けながら厚さ３０ｎｍ
に成長させ、選択エピ成長層３４を形成する。
【００４４】上記説明では第１側壁絶縁膜３１を形成し
てからヒ素をイオン注入して第１ソース３２および第１
ドレイン３３それぞれを形成したが、この順序は逆にし
てもよく、本発明の効果は損なわれない。また、選択エ
ピ成長層はここではシリコンとしたが、ゲルマニウムで
もシリコンゲルマニウムでもよい。
てからヒ素をイオン注入して第１ソース３２および第１
ドレイン３３それぞれを形成したが、この順序は逆にし
てもよく、本発明の効果は損なわれない。また、選択エ
ピ成長層はここではシリコンとしたが、ゲルマニウムで
もシリコンゲルマニウムでもよい。
【００４５】次の工程による結果構造が図３（ｃ）に示
されている。この工程は、表面にフッ化ボロン（Ｂ
Ｆ2 ）イオンをエネルギー３０ｋｅＶ、１×１０14ｃｍ
-2で照射してイオン注入する。この結果、第１側壁絶縁
膜３１および選択エピ成長層３４の形状を反映したボロ
ン分布ができ、かつ第１ソース３２および第１ドレイン
３３のヒ素分布と重なるため、第１ソース３２および第
１ドレイン３３それぞれの一部がＰ型に反転してＰ型の
ポケット注入領域３５ができる。
されている。この工程は、表面にフッ化ボロン（Ｂ
Ｆ2 ）イオンをエネルギー３０ｋｅＶ、１×１０14ｃｍ
-2で照射してイオン注入する。この結果、第１側壁絶縁
膜３１および選択エピ成長層３４の形状を反映したボロ
ン分布ができ、かつ第１ソース３２および第１ドレイン
３３のヒ素分布と重なるため、第１ソース３２および第
１ドレイン３３それぞれの一部がＰ型に反転してＰ型の
ポケット注入領域３５ができる。
【００４６】この結果、拡散層である第１ソース３２お
よび第１ドレイン３３それぞれのゲート電極４の端部近
傍は、下部３０ｎｍ程度がＰ型に反転し、２０ｎｍ程度
の接合深さとなり、かつポケット注入領域３５と第１ド
レイン３３との接触部分の長さは、断面で見た場合、４
０ｎｍ程度と小さくなる。
よび第１ドレイン３３それぞれのゲート電極４の端部近
傍は、下部３０ｎｍ程度がＰ型に反転し、２０ｎｍ程度
の接合深さとなり、かつポケット注入領域３５と第１ド
レイン３３との接触部分の長さは、断面で見た場合、４
０ｎｍ程度と小さくなる。
【００４７】次の工程による結果構造が図３（ｄ）に示
されている。この工程は、気相成長により酸化シリコン
膜を８０ｎｍ成長させて異方性エッチングし、第２側壁
絶縁膜３６を形成する。続く工程は、表面にヒ素イオン
をエネルギー５０ｋｅＶ、５×１０15ｃｍ-2で照射して
イオン注入し、熱処理（例えば１０００℃、１０秒）し
て第２ソース３７および第２ドレイン３８を形成する。
されている。この工程は、気相成長により酸化シリコン
膜を８０ｎｍ成長させて異方性エッチングし、第２側壁
絶縁膜３６を形成する。続く工程は、表面にヒ素イオン
をエネルギー５０ｋｅＶ、５×１０15ｃｍ-2で照射して
イオン注入し、熱処理（例えば１０００℃、１０秒）し
て第２ソース３７および第２ドレイン３８を形成する。
【００４８】この結果、上記図３（ｃ）を参照して説明
した工程でＢＦ2 のイオン注入によりＰ型になっていた
選択エピ成長層３４およびゲート電極４それぞれの大部
分は、このヒ素イオン注入と熱処理とでＮ型に反転す
る。また第２ソース３７および第２ドレイン３８の深さ
は２００ｎｍ程度である。
した工程でＢＦ2 のイオン注入によりＰ型になっていた
選択エピ成長層３４およびゲート電極４それぞれの大部
分は、このヒ素イオン注入と熱処理とでＮ型に反転す
る。また第２ソース３７および第２ドレイン３８の深さ
は２００ｎｍ程度である。
【００４９】この後の配線等を行なう工程は、従来のと
おりである。
おりである。
【００５０】上記第３の実施の形態、すなわち第１の製
造方法によれば、ゲート端付近のソースおよびドレイン
拡散層の接合深さを２０ｎｍ程度に浅くでき、かつその
不純物量も４×１０14ｃｍ-2に多くでき従来法より１桁
以上抵抗を改善できる。またポケット注入領域とドレイ
ンとの接触部分は断面で見た場合４０ｎｍ程度となり、
従来法に比べて半分以下にできる。
造方法によれば、ゲート端付近のソースおよびドレイン
拡散層の接合深さを２０ｎｍ程度に浅くでき、かつその
不純物量も４×１０14ｃｍ-2に多くでき従来法より１桁
以上抵抗を改善できる。またポケット注入領域とドレイ
ンとの接触部分は断面で見た場合４０ｎｍ程度となり、
従来法に比べて半分以下にできる。
【００５１】次に、図４の工程別の断面模式図を参照し
て、第４の実施の形態による半導体装置の製造方法につ
いて説明する。この第４の実施の形態は第２の製造方法
になる。
て、第４の実施の形態による半導体装置の製造方法につ
いて説明する。この第４の実施の形態は第２の製造方法
になる。
【００５２】まず、最初の工程による結果構造が図４
（ａ）に示されている。このゲート電極４の作製までの
工程は、上記図３（ａ）を参照して説明した内容と同じ
なので説明を省略する。
（ａ）に示されている。このゲート電極４の作製までの
工程は、上記図３（ａ）を参照して説明した内容と同じ
なので説明を省略する。
【００５３】次の工程による結果構造が図４（ｂ）に示
されている。この工程は、上部の全表面に、気相成長に
より窒化シリコン膜を２０ｎｍ成長させたのち異方性エ
ッチングし、第１側壁絶縁膜３１を形成する。続く工程
は、ヒ素イオンをエネルギー１５ｋｅＶ、５×１０14ｃ
ｍ-2でチャネル不純物層２に照射してイオン注入し、第
１ソース３２および第１ドレイン３３を形成する。この
結果、ヒ素イオン注入により形成される第１ソース３２
および第１ドレイン３３それぞれの接合深さは５０ｎｍ
程度である。その後の工程は、気相成長によりシリコン
をシリコン表面のみに選択的に第１側壁絶縁膜３１に接
するように３０ｎｍ成長させ、選択エピ成長層４１を形
成する。
されている。この工程は、上部の全表面に、気相成長に
より窒化シリコン膜を２０ｎｍ成長させたのち異方性エ
ッチングし、第１側壁絶縁膜３１を形成する。続く工程
は、ヒ素イオンをエネルギー１５ｋｅＶ、５×１０14ｃ
ｍ-2でチャネル不純物層２に照射してイオン注入し、第
１ソース３２および第１ドレイン３３を形成する。この
結果、ヒ素イオン注入により形成される第１ソース３２
および第１ドレイン３３それぞれの接合深さは５０ｎｍ
程度である。その後の工程は、気相成長によりシリコン
をシリコン表面のみに選択的に第１側壁絶縁膜３１に接
するように３０ｎｍ成長させ、選択エピ成長層４１を形
成する。
【００５４】上記説明では、第１側壁絶縁膜３１を形成
してからヒ素をイオン注入して第１ソース３２および第
１ドレイン３３を形成したが、この順序は逆にしてもよ
い。また、選択エピ成長層はシリコンと説明したが、ゲ
ルマニウムでもシリコンゲルマニウムでもよい。
してからヒ素をイオン注入して第１ソース３２および第
１ドレイン３３を形成したが、この順序は逆にしてもよ
い。また、選択エピ成長層はシリコンと説明したが、ゲ
ルマニウムでもシリコンゲルマニウムでもよい。
【００５５】次の工程のよる結果構造が図４（ｃ）に示
されている。この工程は、第１側壁絶縁膜３１をリン酸
によりエッチングして除去して、上部表面にＢＦ2 イオ
ンをエネルギー３０ｋｅＶ、１×１０14ｃｍ-2で照射し
てイオン注入する。この際、ゲート電極４および選択エ
ピ成長層４１の形状を反映したボロン分布ができ、かつ
第１ソース３２および第１ドレイン３３のヒ素分布と重
なるため、第１ソース３２および第１ドレイン３３それ
ぞれの一部がＰ型に反転し、Ｐ型のポケット注入領域４
２ができる。
されている。この工程は、第１側壁絶縁膜３１をリン酸
によりエッチングして除去して、上部表面にＢＦ2 イオ
ンをエネルギー３０ｋｅＶ、１×１０14ｃｍ-2で照射し
てイオン注入する。この際、ゲート電極４および選択エ
ピ成長層４１の形状を反映したボロン分布ができ、かつ
第１ソース３２および第１ドレイン３３のヒ素分布と重
なるため、第１ソース３２および第１ドレイン３３それ
ぞれの一部がＰ型に反転し、Ｐ型のポケット注入領域４
２ができる。
【００５６】この結果、拡散層である第１ソース３２お
よび第１ドレイン３３で、ゲート電極４の端部近傍は下
部３０ｎｍ程度がＰ型に反転し、２０ｎｍ程度の接合深
さとなり、かつポケット注入領域４２と第１のドレイン
３３との接触部分は断面で見た場合、４０ｎｍ程度と小
さくなる。
よび第１ドレイン３３で、ゲート電極４の端部近傍は下
部３０ｎｍ程度がＰ型に反転し、２０ｎｍ程度の接合深
さとなり、かつポケット注入領域４２と第１のドレイン
３３との接触部分は断面で見た場合、４０ｎｍ程度と小
さくなる。
【００５７】次の工程の結果構造が図４（ｄ）に示され
ている。この工程は、ゲート部分の側面に気相成長によ
り酸化シリコン膜を８０ｎｍ成長させて異方性エッチン
グし、第２側壁絶縁膜４３を形成する。続く工程は、選
択エピ成長層４１およびゲート電極４にヒ素イオンをエ
ネルギー５０ｋｅＶ、５×１０15ｃｍ-2で照射してイオ
ン注入し、熱処理（例えば１０００℃、１０秒）して第
２ソース４４および第２ドレイン４５それぞれを形成す
る。上記図４（ｃ）で説明された工程でＢＦ2のイオン
注入によりＰ型になっていた選択エピ成長層４１および
ゲート電極４は、このヒ素イオン注入と熱処理で大部分
がＮ型に反転する。また、第２ソース４４および第２ド
レイン４５の深さは２００ｎｍ程度である。
ている。この工程は、ゲート部分の側面に気相成長によ
り酸化シリコン膜を８０ｎｍ成長させて異方性エッチン
グし、第２側壁絶縁膜４３を形成する。続く工程は、選
択エピ成長層４１およびゲート電極４にヒ素イオンをエ
ネルギー５０ｋｅＶ、５×１０15ｃｍ-2で照射してイオ
ン注入し、熱処理（例えば１０００℃、１０秒）して第
２ソース４４および第２ドレイン４５それぞれを形成す
る。上記図４（ｃ）で説明された工程でＢＦ2のイオン
注入によりＰ型になっていた選択エピ成長層４１および
ゲート電極４は、このヒ素イオン注入と熱処理で大部分
がＮ型に反転する。また、第２ソース４４および第２ド
レイン４５の深さは２００ｎｍ程度である。
【００５８】この後の工程は、配線等を形成する通常の
工程であり、説明を省略する。
工程であり、説明を省略する。
【００５９】上記第４の実施の形態による製造方法は、
ゲート端付近でソースおよびドレインそれぞれの拡散層
の接合深さを２０ｎｍ程度に浅くでき、かつその不純物
量も４×１０14ｃｍ-2に多くできるので、従来法より１
桁以上抵抗値を改善できる。またポケット注入領域とド
レインとの接触部分は断面で見た場合４０ｎｍ程度とな
り、従来法に比べて半分以下にできる。
ゲート端付近でソースおよびドレインそれぞれの拡散層
の接合深さを２０ｎｍ程度に浅くでき、かつその不純物
量も４×１０14ｃｍ-2に多くできるので、従来法より１
桁以上抵抗値を改善できる。またポケット注入領域とド
レインとの接触部分は断面で見た場合４０ｎｍ程度とな
り、従来法に比べて半分以下にできる。
【００６０】次に、図５の工程別の断面模式図を参照し
て、第５の実施の形態による半導体装置の製造方法につ
いて説明する。この第５の実施の形態は第３の製造方法
になる。
て、第５の実施の形態による半導体装置の製造方法につ
いて説明する。この第５の実施の形態は第３の製造方法
になる。
【００６１】まず、最初の工程による結果構造が図５
（ａ）に示されている。このゲート電極４の作製までの
工程は上記図３（ａ）を参照して説明した内容と同じな
ので説明を省略する。
（ａ）に示されている。このゲート電極４の作製までの
工程は上記図３（ａ）を参照して説明した内容と同じな
ので説明を省略する。
【００６２】次の工程による結果構造が図５（ｂ）に示
されている。この工程は、まず、上部の全表面に気相成
長により窒化シリコン膜を２０ｎｍ成長させて異方性エ
ッチングし、第１側壁絶縁膜３１を形成する。続く工程
は、チャネル不純物層２にヒ素イオンをエネルギー１５
ｋｅＶ、５×１０14ｃｍ-2で照射してイオン注入し、第
１ソース３２および第１ドレイン３３を形成する。この
際、ヒ素イオン注入により形成される第１ソース３２お
よび第１ドレイン３３の接合深さは５０ｎｍ程度であ
る。
されている。この工程は、まず、上部の全表面に気相成
長により窒化シリコン膜を２０ｎｍ成長させて異方性エ
ッチングし、第１側壁絶縁膜３１を形成する。続く工程
は、チャネル不純物層２にヒ素イオンをエネルギー１５
ｋｅＶ、５×１０14ｃｍ-2で照射してイオン注入し、第
１ソース３２および第１ドレイン３３を形成する。この
際、ヒ素イオン注入により形成される第１ソース３２お
よび第１ドレイン３３の接合深さは５０ｎｍ程度であ
る。
【００６３】上記説明では、第１側壁絶縁膜３１を形成
してからヒ素をイオン注入して第１ソース３２および第
１ドレイン３３を形成すると説明したが、この順序は逆
にしてもよい。
してからヒ素をイオン注入して第１ソース３２および第
１ドレイン３３を形成すると説明したが、この順序は逆
にしてもよい。
【００６４】次の工程による結果構造が図５（ｃ）に示
されている。この工程は、まずゲート側面に気相成長に
より酸化シリコン膜を８０ｎｍ成長させて異方性エッチ
ングし、第２側壁絶縁膜５１を形成する。続く工程は、
上部表面にヒ素イオンをエネルギー５０ｋｅＶ、５×１
０15ｃｍ-2で照射してイオン注入し、第２ソース５２お
よび第２ドレイン５３を形成する。
されている。この工程は、まずゲート側面に気相成長に
より酸化シリコン膜を８０ｎｍ成長させて異方性エッチ
ングし、第２側壁絶縁膜５１を形成する。続く工程は、
上部表面にヒ素イオンをエネルギー５０ｋｅＶ、５×１
０15ｃｍ-2で照射してイオン注入し、第２ソース５２お
よび第２ドレイン５３を形成する。
【００６５】次の工程による結果構造が図５（ｄ）に示
されている。この工程は、第１側壁絶縁膜３１をリン酸
によりエッチングして除去したのち、ＢＦ2 イオンをエ
ネルギー３０ｋｅＶ、１×１０14ｃｍ-2で照射してイオ
ン注入する。この際、ゲート電極４や第２側壁絶縁膜５
１の形状を反映したボロン分布ができ、かつ第１ソース
３２および第１ドレイン３３のヒ素分布と重なるため、
第１ソース３２および第１ドレイン３３それぞれの一部
がＰ型に反転し、Ｐ型のポケット注入領域５４ができ
る。この後の工程は、熱処理（例えば１０００℃、１０
秒）して不純物を活性化する。
されている。この工程は、第１側壁絶縁膜３１をリン酸
によりエッチングして除去したのち、ＢＦ2 イオンをエ
ネルギー３０ｋｅＶ、１×１０14ｃｍ-2で照射してイオ
ン注入する。この際、ゲート電極４や第２側壁絶縁膜５
１の形状を反映したボロン分布ができ、かつ第１ソース
３２および第１ドレイン３３のヒ素分布と重なるため、
第１ソース３２および第１ドレイン３３それぞれの一部
がＰ型に反転し、Ｐ型のポケット注入領域５４ができ
る。この後の工程は、熱処理（例えば１０００℃、１０
秒）して不純物を活性化する。
【００６６】この結果、拡散層である第１ソース３２お
よび第１ドレイン３３のゲート端近傍は下側３０ｎｍ程
度がＰ型に反転し、接合深さは２０ｎｍ程度となり、か
つポケット注入領域とドレインとの接触の長さは断面で
見た場合、４０ｎｍ程度と小さくなる。
よび第１ドレイン３３のゲート端近傍は下側３０ｎｍ程
度がＰ型に反転し、接合深さは２０ｎｍ程度となり、か
つポケット注入領域とドレインとの接触の長さは断面で
見た場合、４０ｎｍ程度と小さくなる。
【００６７】この後の工程は、配線等を形成する通常の
工程であり、図示および説明を省略する。
工程であり、図示および説明を省略する。
【００６８】上記第５の実施の形態によれば、ゲート端
付近のソースおよびドレインそれぞれの拡散層の接合深
さは２０ｎｍ程度に浅く、かつその不純物量も４×１０
14ｃｍ-2に多くできるので、抵抗値は従来法より１桁以
上を改善できる。またポケット注入領域とドレインとの
接触部分は断面で見た場合、４０ｎｍ程度の長さとな
り、従来法に比べて半分以下にできる。
付近のソースおよびドレインそれぞれの拡散層の接合深
さは２０ｎｍ程度に浅く、かつその不純物量も４×１０
14ｃｍ-2に多くできるので、抵抗値は従来法より１桁以
上を改善できる。またポケット注入領域とドレインとの
接触部分は断面で見た場合、４０ｎｍ程度の長さとな
り、従来法に比べて半分以下にできる。
【００６９】
【発明の効果】以上説明したように、本発明の第１の実
施の形態による半導体装置の構造および全ての実施の形
態による製造方法によれば、ソースおよびドレインそれ
ぞれがゲート端部近傍で浅い接合層とこの接合層に続く
深い接合層とから形成されている場合、製造工程がポケ
ット領域を深い接合層から離して形成しているので、ソ
ースおよびドレインそれぞれの拡散層接合をポケット構
造により低抵抗にすることができると共に、深さ方向の
接合面積の低減により拡散層容量を低減することができ
る。
施の形態による半導体装置の構造および全ての実施の形
態による製造方法によれば、ソースおよびドレインそれ
ぞれがゲート端部近傍で浅い接合層とこの接合層に続く
深い接合層とから形成されている場合、製造工程がポケ
ット領域を深い接合層から離して形成しているので、ソ
ースおよびドレインそれぞれの拡散層接合をポケット構
造により低抵抗にすることができると共に、深さ方向の
接合面積の低減により拡散層容量を低減することができ
る。
【００７０】また、本発明の第２の実施の形態による半
導体装置の構造によれば、ポケット領域が深い接合、ま
たはソースおよびドレインが１つの接合深さの層で形成
されている場合、ポケット領域をゲート長の３０％以下
の幅に限定して生成している。このことは、ゲート長に
対して、従来の通常のＭＯＳＦＥＴのソースおよびドレ
インでの拡散層の幅が３倍であるのに対して、ポケット
領域の幅が１０％以内であることを意味し、この結果、
本発明によるポケット構造では、ソースおよびドレイン
の拡散層での寄生容量は従来と比較して１／２に抑える
ことができる。
導体装置の構造によれば、ポケット領域が深い接合、ま
たはソースおよびドレインが１つの接合深さの層で形成
されている場合、ポケット領域をゲート長の３０％以下
の幅に限定して生成している。このことは、ゲート長に
対して、従来の通常のＭＯＳＦＥＴのソースおよびドレ
インでの拡散層の幅が３倍であるのに対して、ポケット
領域の幅が１０％以内であることを意味し、この結果、
本発明によるポケット構造では、ソースおよびドレイン
の拡散層での寄生容量は従来と比較して１／２に抑える
ことができる。
【００７１】また、本発明の半導体装置の製造方法によ
れば、ポケット領域の形成を不純物イオンの注入で形成
する際、このマスクとなるＶ字型構造または矩形の溝を
自己整合的に作り、ポケット領域の長さ（チャネル長方
向にみて）を任意にでき、かつ接合が深いＮ+ ドレイン
から離して形成することができる。この結果、目合わせ
を不要にできると共に、ポケット領域とドレインとの接
合面積を少なく抑えることにより拡散層容量の低減をは
かることができる。
れば、ポケット領域の形成を不純物イオンの注入で形成
する際、このマスクとなるＶ字型構造または矩形の溝を
自己整合的に作り、ポケット領域の長さ（チャネル長方
向にみて）を任意にでき、かつ接合が深いＮ+ ドレイン
から離して形成することができる。この結果、目合わせ
を不要にできると共に、ポケット領域とドレインとの接
合面積を少なく抑えることにより拡散層容量の低減をは
かることができる。
【００７２】すなわち、ＭＯＳＦＥＴのソース、ドレイ
ンの形成において、拡散層接合深さは従来の半分以下
に、また拡散層抵抗は不純物のドーズ量により相違する
が、従来より１桁以下にそれぞれ改善でき、かつ拡散層
の容量は従来の半分程度にすることができる。このた
め、微細化に伴う短チャネル効果の改善やスイッチング
速度の向上が期待できる。
ンの形成において、拡散層接合深さは従来の半分以下
に、また拡散層抵抗は不純物のドーズ量により相違する
が、従来より１桁以下にそれぞれ改善でき、かつ拡散層
の容量は従来の半分程度にすることができる。このた
め、微細化に伴う短チャネル効果の改善やスイッチング
速度の向上が期待できる。
【００７３】また、この発明は短チャネル効果が顕著と
なるゲート長０．３μｍ以下のＭＯＳＦＥＴで特に効果
が大きい。
なるゲート長０．３μｍ以下のＭＯＳＦＥＴで特に効果
が大きい。
【図１】本発明の実施の第１の形態である半導体装置を
示す断面模式図である。
示す断面模式図である。
【図２】本発明の実施の第２の形態である半導体装置を
示す断面模式図である。
示す断面模式図である。
【図３】本発明の実施の第３の形態である半導体装置の
製造方法を示す工程別の断面模式図である。
製造方法を示す工程別の断面模式図である。
【図４】本発明の実施の第４の形態である半導体装置の
製造方法を示す工程別の断面模式図である。
製造方法を示す工程別の断面模式図である。
【図５】本発明の実施の第５の形態である半導体装置の
製造方法を示す工程別の断面模式図である。
製造方法を示す工程別の断面模式図である。
【図６】従来の半導体装置の製造方法の一例を示す断面
模式図である。
模式図である。
【図７】従来の半導体装置の製造方法の別の一例を示す
断面模式図である。
断面模式図である。
１ シリコン基板 ２ チャネル不純物層 ３ ゲート絶縁膜 ４ ゲート電極 ５ 側壁絶縁膜 ６ 浅いソース ７ 浅いドレイン ８ 深いソース ９ 深いドレイン １０ ポケット領域 ２１ ソース ２２ ドレイン ３１ 第１側壁絶縁膜 ３２ 第１ソース ３３ 第１ドレイン ３４，４１ 選択エピ成長層 ３５，４２，５４ ポケット注入領域 ３６，４３，５１ 第２側壁絶縁膜 ３７，４４，５２ 第２ソース ３８，４５，５３ 第２ドレイン
Claims (7)
- 【請求項１】 ＭＯＳ（Metal Oxide Semiconductor ）
構造による半導体装置において、ソースおよびドレイン
それぞれが接続して形成される深さの異なる浅い接合層
および深い接合層の２層と、チャネル不純物と同じ導電
型かつチャネルより高濃度の不純物領域であり、浅い接
合層からなるソースおよびドレインそれぞれの領域のゲ
ート端近傍の下部に位置すると共に、深い接合層からな
るソースおよびドレインそれぞれから離間して位置する
ポケット領域とを備えることを特徴とす半導体装置。 - 【請求項２】 ＭＯＳ構造による半導体装置において、
チャネル不純物と同じ導電型かつチャネルより高濃度の
不純物領域であり、ソースおよびドレインそれぞれのゲ
ート端近傍の下部に位置し、かつゲート長の３０％以下
の幅を有するポケット領域を備えることを特徴とす半導
体装置。 - 【請求項３】 請求項１または請求項２に記載のＭＯＳ
構造による半導体装置の製造方法において、前記ポケッ
ト領域は、ゲートの横に絶縁膜、シリコン（Ｓｉ）およ
び導電膜のいずれか１つを利用してＶ字型溝およびゲー
ト長の３０％以下の幅の矩形の溝のいずれか１つを形成
したのち、チャネル不純物と同じ導電型かつチャネルよ
り高濃度の所要不純物イオンを所要エネルギーで照射し
て形成されることを特徴とする半導体装置の製造方法。 - 【請求項４】 導電型の半導体基板の素子形成領域表面
にチャネル層を形成し、該チャネル層の表面上にゲート
絶縁膜を形成し、該ゲート絶縁膜の表面上にゲート電極
を形成する工程と、 該ゲート電極の側面に薄い第１の絶縁膜を形成し、所要
の不純物イオンを前記半導体基板の表面に照射して所要
の第１の導電型薄膜を形成する工程と、 前記第１の絶縁膜の前記ゲート電極と反対側の半導体の
表面上にファセットをつけながら半導体を選択成長させ
る工程と、 所要の不純物イオンを照射して、前記第１の導電型薄膜
と逆の導電型の領域を、ゲート電極端の下側で前記第１
の導電型薄膜の下部に形成する工程と、 前記第１の絶縁膜の側面に第２の絶縁膜を形成し、所要
の不純物イオンを照射して、前記第１の導電型薄膜と同
じ導電型の高濃度の導電型薄膜を、前記選択成長させた
半導体および前記半導体基板の表面に形成する工程とを
有することを特徴とする半導体装置の製造方法。 - 【請求項５】 導電型の半導体基板の素子形成領域表面
にチャネル層を形成し、該チャネル層の表面上にゲート
絶縁膜を形成し、該ゲート絶縁膜の表面上にゲート電極
を形成する工程と、 該ゲート電極の側面に薄い第１の絶縁膜を形成し、所要
の不純物イオンを前記半導体基板の表面に照射して、所
要の第１の導電型薄膜を形成する工程と、 前記第１の絶縁膜の前記ゲート電極と反対側の半導体の
表面に該第１の絶縁膜に接するように半導体を選択成長
させる工程と、 前記第１の絶縁膜を除去し、所要不純物イオンを照射し
て、前記第１の導電型薄膜と逆の導電型の領域を、ゲー
ト電極端の下側で前記第１の導電型薄膜の下部に形成す
る工程と、 前記第１の絶縁膜の側面に第２の絶縁膜を形成し、所要
不純物イオンを照射して、前記第１の導電型薄膜と同じ
導電型の高濃度の導電型薄膜を、前記選択成長させた半
導体および前記半導体基板の表面に形成する工程とを有
することを特徴とする半導体装置の製造方法。 - 【請求項６】 導電型の半導体基板の素子形成領域表面
にチャネル層を形成し、該チャネル層の表面上にゲート
絶縁膜を形成し、該ゲート絶縁膜の表面上にゲート電極
を形成する工程と、 前記ゲート電極の側面に薄い第１の絶縁膜を形成し、所
要の不純物イオンを前記半導体基板の表面に照射して、
所要の第１の導電型薄膜を形成する工程と、 前記第１の絶縁膜の側面に第２の絶縁膜を形成し、所要
不純物イオンを照射して、前記第１の導電型薄膜と同じ
導電型の高濃度の導電型薄膜を前記半導体基板の表面に
形成する工程と、 前記第１の絶縁膜を除去し、所要不純物イオンを照射し
て、前記第１の導電型薄膜と逆の導電型の領域を、ゲー
ト電極端の下側で前記第１の導電型薄膜の下部に形成す
る工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項７】 請求項４、請求項５または請求項６にお
いて、前記第１の絶縁膜形成工程と前記第１の導電型薄
膜の形成工程との順序が逆であることを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP180496A JP2924947B2 (ja) | 1996-01-09 | 1996-01-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP180496A JP2924947B2 (ja) | 1996-01-09 | 1996-01-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09191106A true JPH09191106A (ja) | 1997-07-22 |
| JP2924947B2 JP2924947B2 (ja) | 1999-07-26 |
Family
ID=11511771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP180496A Expired - Fee Related JP2924947B2 (ja) | 1996-01-09 | 1996-01-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2924947B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001018877A1 (fr) * | 1999-09-07 | 2001-03-15 | Sharp Kabushiki Kaisha | Dispositif a semiconducteur et son procede de fabrication |
| US6518136B2 (en) * | 2000-12-14 | 2003-02-11 | International Business Machines Corporation | Sacrificial polysilicon sidewall process and rapid thermal spike annealing for advance CMOS fabrication |
| KR100752173B1 (ko) * | 2005-12-29 | 2007-08-24 | 동부일렉트로닉스 주식회사 | 반도체 소자의 포켓 이온 주입 감광막 패턴 및 그 형성방법 |
| JP2008515205A (ja) * | 2004-09-29 | 2008-05-08 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 犠牲スペーサを利用して歪みチャネル電界効果トランジスタを製造するための構造体及び方法 |
| JP2009528698A (ja) * | 2006-02-28 | 2009-08-06 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 駆動電流を減少させずにしきい値をさらに安定させるトランジスタデバイス |
| CN103456630A (zh) * | 2012-05-30 | 2013-12-18 | 中芯国际集成电路制造(上海)有限公司 | Mos管及其形成方法 |
-
1996
- 1996-01-09 JP JP180496A patent/JP2924947B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001018877A1 (fr) * | 1999-09-07 | 2001-03-15 | Sharp Kabushiki Kaisha | Dispositif a semiconducteur et son procede de fabrication |
| US6677212B1 (en) | 1999-09-07 | 2004-01-13 | Sharp Kabushiki Kaisha | Elevated source/drain field effect transistor and method for making the same |
| US6518136B2 (en) * | 2000-12-14 | 2003-02-11 | International Business Machines Corporation | Sacrificial polysilicon sidewall process and rapid thermal spike annealing for advance CMOS fabrication |
| US6743686B2 (en) | 2000-12-14 | 2004-06-01 | International Business Machines Corporation | Sacrificial polysilicon sidewall process and rapid thermal spike annealing for advance CMOS fabrication |
| JP2008515205A (ja) * | 2004-09-29 | 2008-05-08 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 犠牲スペーサを利用して歪みチャネル電界効果トランジスタを製造するための構造体及び方法 |
| KR100752173B1 (ko) * | 2005-12-29 | 2007-08-24 | 동부일렉트로닉스 주식회사 | 반도체 소자의 포켓 이온 주입 감광막 패턴 및 그 형성방법 |
| JP2009528698A (ja) * | 2006-02-28 | 2009-08-06 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 駆動電流を減少させずにしきい値をさらに安定させるトランジスタデバイス |
| CN103456630A (zh) * | 2012-05-30 | 2013-12-18 | 中芯国际集成电路制造(上海)有限公司 | Mos管及其形成方法 |
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| Publication number | Publication date |
|---|---|
| JP2924947B2 (ja) | 1999-07-26 |
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