JPH0459774B2 - - Google Patents
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- JPH0459774B2 JPH0459774B2 JP57234929A JP23492982A JPH0459774B2 JP H0459774 B2 JPH0459774 B2 JP H0459774B2 JP 57234929 A JP57234929 A JP 57234929A JP 23492982 A JP23492982 A JP 23492982A JP H0459774 B2 JPH0459774 B2 JP H0459774B2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H01L21/26—Bombardment with radiation
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- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Description
【発明の詳細な説明】
本発明は、金属酸化物半導体デバイスの製法、
ことに大規模集積回路に使用される電界効果トラ
ンジスタの製法に関する。
ことに大規模集積回路に使用される電界効果トラ
ンジスタの製法に関する。
大規模集積回路の性能を向上するために製法及
びデバイス技術が開発されている。MOSデバイ
ス及びLSI回路の密度を高めると、向上した一層
高速の動作が得られる。
びデバイス技術が開発されている。MOSデバイ
ス及びLSI回路の密度を高めると、向上した一層
高速の動作が得られる。
このような高性能LSI回路に対しては、非プレ
ーナ拡散自己整合性MOSトランジスタ及び
VMOSトランジスタを含む非プレーナ型デバイ
スが提案されている。これ等の２種の非プレーナ
デバイスはLSIの実装密度を高める３次元構造を
持つ。しかしこのようなデバイスの製法には、プ
レーナ型デバイスより多い製造工程を必要とする
エピタキシアル法及びＶみぞ法がある。
ーナ拡散自己整合性MOSトランジスタ及び
VMOSトランジスタを含む非プレーナ型デバイ
スが提案されている。これ等の２種の非プレーナ
デバイスはLSIの実装密度を高める３次元構造を
持つ。しかしこのようなデバイスの製法には、プ
レーナ型デバイスより多い製造工程を必要とする
エピタキシアル法及びＶみぞ法がある。
高性能LSI回路に利用するプレーナ型デバイス
は一般にトランジスタの物理的寸法を縮小するよ
うにする。このような縮小トランジスタに含まれ
る短いチヤネル長さは、このような縮小デバイス
の電気特性によつて制限を受ける。このような短
チヤネルデバイスに対する制限は次のように、制
限されたドレイン電圧としきい値電圧（VT）の
降下とドレインピンチオフ領域の衝撃電離とであ
る。ドレイン電圧は、パンチスルー電圧の低下と
スナツプバツク及びゲート電界プレートＰ−Ｎ接
合アバランシブレークダウンとにより制限を受け
る。しきい値電圧の降下はドレイン電界誘起障壁
電圧低下とドレイン−ソース接合ドーピング輪郭
及び基板ドーピング濃度とにより制限を受ける。
ドレインピンチオフ領域における衝撃電離はゲー
ト酸化物への熱い電子の注入と２次衝撃電離に基
づく基板電子電流とを生ずる。
は一般にトランジスタの物理的寸法を縮小するよ
うにする。このような縮小トランジスタに含まれ
る短いチヤネル長さは、このような縮小デバイス
の電気特性によつて制限を受ける。このような短
チヤネルデバイスに対する制限は次のように、制
限されたドレイン電圧としきい値電圧（VT）の
降下とドレインピンチオフ領域の衝撃電離とであ
る。ドレイン電圧は、パンチスルー電圧の低下と
スナツプバツク及びゲート電界プレートＰ−Ｎ接
合アバランシブレークダウンとにより制限を受け
る。しきい値電圧の降下はドレイン電界誘起障壁
電圧低下とドレイン−ソース接合ドーピング輪郭
及び基板ドーピング濃度とにより制限を受ける。
ドレインピンチオフ領域における衝撃電離はゲー
ト酸化物への熱い電子の注入と２次衝撃電離に基
づく基板電子電流とを生ずる。
これ等の制限の若干を除くのにデバイス製造及
び製法に幾つかの研究がある。１つの製法では高
低抗率の基板と２重のチヤネル注入とを使う。こ
の場合パンチスルー電圧を高めるのに深い注入を
使い、VTを制御するのに浅い注入を使う。第２
の研究は拡散自己整合性MOSトランジスタ又は
２重拡散MOSトランジスタである。このデバイ
スでは同じ拡散窓からＰ型不純物の２重拡散を生
じ、又この処理により良好な短チヤネルVT降下
とソース−ドレインブレークダウン制御とが得ら
れる。なお第３の研究は軽いドーピングを行うド
レイン−ソース（LDD）処理と４重自己整合性
（QSA）処理とである。LDD構造は、チヤネルと
IGFETのＮ＋ソース−ドレイン拡散との間に狭
い自己整合性Ｎ−領域を誘導しドレインピンチオ
フ領域に高い電界を広げて最高電界強さを低減す
る。QSA MOSデバイスは４つの相互自己整合
性区域すなわち狭いポリシリコンゲートと短チヤ
ネル効果をなくす浅いソース−ドレインと高いコ
ンダクタンスに対する深い接合と有効な金属相互
接続の得られる特殊接点とを含む。
び製法に幾つかの研究がある。１つの製法では高
低抗率の基板と２重のチヤネル注入とを使う。こ
の場合パンチスルー電圧を高めるのに深い注入を
使い、VTを制御するのに浅い注入を使う。第２
の研究は拡散自己整合性MOSトランジスタ又は
２重拡散MOSトランジスタである。このデバイ
スでは同じ拡散窓からＰ型不純物の２重拡散を生
じ、又この処理により良好な短チヤネルVT降下
とソース−ドレインブレークダウン制御とが得ら
れる。なお第３の研究は軽いドーピングを行うド
レイン−ソース（LDD）処理と４重自己整合性
（QSA）処理とである。LDD構造は、チヤネルと
IGFETのＮ＋ソース−ドレイン拡散との間に狭
い自己整合性Ｎ−領域を誘導しドレインピンチオ
フ領域に高い電界を広げて最高電界強さを低減す
る。QSA MOSデバイスは４つの相互自己整合
性区域すなわち狭いポリシリコンゲートと短チヤ
ネル効果をなくす浅いソース−ドレインと高いコ
ンダクタンスに対する深い接合と有効な金属相互
接続の得られる特殊接点とを含む。
このようにして短チヤネルVT降下の問題を伴
わない１ないし2μの短チヤネルデバイスを生ず
る新規な方法と適当なソース・ドレイン動作電圧
支持とを開発することが必要になつている。
わない１ないし2μの短チヤネルデバイスを生ず
る新規な方法と適当なソース・ドレイン動作電圧
支持とを開発することが必要になつている。
本発明は、このような回路内の短チヤネル
MOSトランジスタの望ましくない電気的特性を
持たない高性能LSIデバイスを作る新規な方法に
ある。本方法では、１ないし2μのチヤネル長さ
を持つ短チヤネルデバイスに伴う特性上の問題を
少くする。
MOSトランジスタの望ましくない電気的特性を
持たない高性能LSIデバイスを作る新規な方法に
ある。本方法では、１ないし2μのチヤネル長さ
を持つ短チヤネルデバイスに伴う特性上の問題を
少くする。
本方法では、極めて低いドーピングを行つたＰ
−−基板領域を生ずるように極めて低い濃度のＰ
型材料たとえばほう素を拡散する。ソース領域及
びドレイン領域は、ソース及びドレインに対しＮ
＋領域を生ずるように高濃度のひ素のようなN-
型材料の拡散によつて生成する。このような濃度
のＮ−型材料はＮ＋材料及びゲートの間の領域に
拡散にN-領域を生じパンチスルー電圧を下げる。
高濃度のほう素のようなＰ−型材料はゲート及び
ドレイン領域に注入しＰ領域を形成しドレイン電
界及びドレインバイアスを制御して電界をドレイ
ンの軽いドーピング区域に制限できるようにす
る。低い方の濃度のＰ−材料はゲートの下側に注
入しＰ−領域を形成して短チヤネルデバイスに対
しVT降下を管理する、すなわちしきい値電圧を
増加させないようにする。
−−基板領域を生ずるように極めて低い濃度のＰ
型材料たとえばほう素を拡散する。ソース領域及
びドレイン領域は、ソース及びドレインに対しＮ
＋領域を生ずるように高濃度のひ素のようなN-
型材料の拡散によつて生成する。このような濃度
のＮ−型材料はＮ＋材料及びゲートの間の領域に
拡散にN-領域を生じパンチスルー電圧を下げる。
高濃度のほう素のようなＰ−型材料はゲート及び
ドレイン領域に注入しＰ領域を形成しドレイン電
界及びドレインバイアスを制御して電界をドレイ
ンの軽いドーピング区域に制限できるようにす
る。低い方の濃度のＰ−材料はゲートの下側に注
入しＰ−領域を形成して短チヤネルデバイスに対
しVT降下を管理する、すなわちしきい値電圧を
増加させないようにする。
ソース−ゲート区域におけるほう素の濃度は本
発明者による２重拡散（D2）法の場合と同様で
ある。しかし本発明による３重拡散（D3）法で
は、浅く低いドーピングを行つたＮ−ソース−ド
レイン注入によつて高温の駆動を必要としない。
本発明による３重拡散法は、特定の特長を互に無
関係に調節できる高度に局部化した方法である。
Ｎ＋接合の深さ（Xj）は無関係に駆動すること
ができる。さらにＮ−接合の深さ（Xj）及び長
さは、ポリシリコンゲートの切込みによりデバイ
ス仕様に従つて調節することができる。
発明者による２重拡散（D2）法の場合と同様で
ある。しかし本発明による３重拡散（D3）法で
は、浅く低いドーピングを行つたＮ−ソース−ド
レイン注入によつて高温の駆動を必要としない。
本発明による３重拡散法は、特定の特長を互に無
関係に調節できる高度に局部化した方法である。
Ｎ＋接合の深さ（Xj）は無関係に駆動すること
ができる。さらにＮ−接合の深さ（Xj）及び長
さは、ポリシリコンゲートの切込みによりデバイ
ス仕様に従つて調節することができる。
以下本発明による金属酸化物半導体トランジス
タデバイスの製法の実施例を添付図面について詳
細に説明する。
タデバイスの製法の実施例を添付図面について詳
細に説明する。
第１図は本発明製法により作つた大規模集積回
路の１個のFET１０を示す。このデバイスの基
板領域１２はＰ−−領域として示したほう素のよ
うなＰ−型材料の軽いすなわち軽度なドーピング
を行つたシリコン材料である。ゲート１４は二酸
化シリコンの層１５によりシリコン基板１２から
隔離してある。Ｐ−領域１２の上側ゲート１４の
下側のチヤネル領域１６は、基板１２よりＰ−型
材料をわずかに多くドーピングされＰ−領域と称
する。ソース１８及びドレイン２０は、ゲート１
４の反対側の基板１２の領域にＮ−型材料を多量
にドーピングすることにより形成されＮ＋領域と
称する。
路の１個のFET１０を示す。このデバイスの基
板領域１２はＰ−−領域として示したほう素のよ
うなＰ−型材料の軽いすなわち軽度なドーピング
を行つたシリコン材料である。ゲート１４は二酸
化シリコンの層１５によりシリコン基板１２から
隔離してある。Ｐ−領域１２の上側ゲート１４の
下側のチヤネル領域１６は、基板１２よりＰ−型
材料をわずかに多くドーピングされＰ−領域と称
する。ソース１８及びドレイン２０は、ゲート１
４の反対側の基板１２の領域にＮ−型材料を多量
にドーピングすることにより形成されＮ＋領域と
称する。
第１の領域２２，２４はＰ−型材料をチヤネル
１６より高い濃度にドーピングされＰ領域と称し
ゲート１４の各縁部の下側から下方にＮ＋ソース
１８及びドレイン２０の境界まで下方に延びてい
る。各領域２２，２４に注入したＰ−型材料は浅
いパンチスルー電圧及びVT降下を支える。
１６より高い濃度にドーピングされＰ領域と称し
ゲート１４の各縁部の下側から下方にＮ＋ソース
１８及びドレイン２０の境界まで下方に延びてい
る。各領域２２，２４に注入したＰ−型材料は浅
いパンチスルー電圧及びVT降下を支える。
第２の２つの領域２６，２８はひ素のようなＮ
−型材料の軽いドーピングを行いゲート１４とＮ
＋ソース１８及びドレイン２０との間に浅いＮ−
領域を生成する。Ｎ−領域２６，２８は、ゲート
１４−ドレイン２０領域のデイプレツシヨンを減
らし又ゲート及びドレインのオバラツプを減らし
各領域２２，２４における２重拡散Ｐ−型材料の
効果を高める。
−型材料の軽いドーピングを行いゲート１４とＮ
＋ソース１８及びドレイン２０との間に浅いＮ−
領域を生成する。Ｎ−領域２６，２８は、ゲート
１４−ドレイン２０領域のデイプレツシヨンを減
らし又ゲート及びドレインのオバラツプを減らし
各領域２２，２４における２重拡散Ｐ−型材料の
効果を高める。
第２図はデバイス１０に注入したＮ及びＰ−型
不純物の濃度の輪郭を第１図の２−２線に沿う断
面図で示す。Ｎ−型材料の最も多い注入はソース
領域１８及びドレイン領域２０に認められる。各
領域２６，２８はＮ−型材料の軽いドーピングを
行いＮ＋領域１８，２０とゲート領域１４の縁部
との間にＮ−領域を形成する。ゲート１４の直下
に位置するチヤネル領域内の不純物濃度の輪郭
は、ゲート１４の中央の下側でその各側の領域２
２，２４に延びるＰ−チヤネル領域１６を含む。
各領域２２，２４は一層高い濃度のＰ−型材料を
含む。
不純物の濃度の輪郭を第１図の２−２線に沿う断
面図で示す。Ｎ−型材料の最も多い注入はソース
領域１８及びドレイン領域２０に認められる。各
領域２６，２８はＮ−型材料の軽いドーピングを
行いＮ＋領域１８，２０とゲート領域１４の縁部
との間にＮ−領域を形成する。ゲート１４の直下
に位置するチヤネル領域内の不純物濃度の輪郭
は、ゲート１４の中央の下側でその各側の領域２
２，２４に延びるＰ−チヤネル領域１６を含む。
各領域２２，２４は一層高い濃度のＰ−型材料を
含む。
電界効果トランジスタデバイス１０を作る本発
明製法はシリコン基板１２の上面を酸化すること
によつて始める。第３図に示すように約300Åの
厚さの二酸化シリコンの層４０を基板１２上に成
長させる。二酸化シリコン層４０の形成後にほう
素のようなＰ−型材料の第１の注入４２を行な
う。ほう素注入は、公知のイオン注入法に従つて
40keVのエネルギー準位で２×1014ほう素イオ
ン／cm2の強さで起る。Ｐ−型材料の第１の注入４
２により浅いパンチスルー電圧とVT降下の調節
とを支える。
明製法はシリコン基板１２の上面を酸化すること
によつて始める。第３図に示すように約300Åの
厚さの二酸化シリコンの層４０を基板１２上に成
長させる。二酸化シリコン層４０の形成後にほう
素のようなＰ−型材料の第１の注入４２を行な
う。ほう素注入は、公知のイオン注入法に従つて
40keVのエネルギー準位で２×1014ほう素イオ
ン／cm2の強さで起る。Ｐ−型材料の第１の注入４
２により浅いパンチスルー電圧とVT降下の調節
とを支える。
FETデバイス１０を作る次の処理工程では公
知の付着法を使いポリシリコン材料の層を約5000
Åの深さに付着させることによりポリシリコンゲ
ート１４の形成を始める。次にりんのようなＮ−
型材料をポリシリコン材料の層に注入する。りん
を注入したポリシリコン材料の層は次で二酸化シ
リコンの層と共に約1500Åの厚さに酸化する。
知の付着法を使いポリシリコン材料の層を約5000
Åの深さに付着させることによりポリシリコンゲ
ート１４の形成を始める。次にりんのようなＮ−
型材料をポリシリコン材料の層に注入する。りん
を注入したポリシリコン材料の層は次で二酸化シ
リコンの層と共に約1500Åの厚さに酸化する。
第４図はFETデバイス１０を作る本製法の次
の３工程を示す。第１の工程ではポリシリコンゲ
ート１４にホトレジストの層４４を被覆し次で二
酸化シリコン層４６の湿式エツチングとその下側
のゲート１４のポリシリコン層のプラズマエツチ
ングとを行う。次の工程は二酸化シリコン層４６
の下側のゲート１４のポリシリコン層の切込みで
ある。ポリシリコン層を切込む距離によりＮ−領
域２６，２８（第１図）の調節ができる。次で普
通の方法を使いホトレジスト層４４をはがす。
の３工程を示す。第１の工程ではポリシリコンゲ
ート１４にホトレジストの層４４を被覆し次で二
酸化シリコン層４６の湿式エツチングとその下側
のゲート１４のポリシリコン層のプラズマエツチ
ングとを行う。次の工程は二酸化シリコン層４６
の下側のゲート１４のポリシリコン層の切込みで
ある。ポリシリコン層を切込む距離によりＮ−領
域２６，２８（第１図）の調節ができる。次で普
通の方法を使いホトレジスト層４４をはがす。
第５図はFETデバイス１０のソース及びドレ
インに対し強いすなわち強度なドーピングを行つ
たＮ＋領域１８，２０を形成するひ素のようなＮ
−型材料の注入５０を示す。ひ素イオンのエネル
ギーは二酸化シリコン層に覆われてない部分だけ
に浸透するように選定する。60keVのエネルギー
準位と共に約２×1016ひ素イオン／cm2の強さを、
公知のイオン注入法を使い選定する。ひ素イオン
の注入に次で二酸化シリコン層４６をエツチング
により取去る。
インに対し強いすなわち強度なドーピングを行つ
たＮ＋領域１８，２０を形成するひ素のようなＮ
−型材料の注入５０を示す。ひ素イオンのエネル
ギーは二酸化シリコン層に覆われてない部分だけ
に浸透するように選定する。60keVのエネルギー
準位と共に約２×1016ひ素イオン／cm2の強さを、
公知のイオン注入法を使い選定する。ひ素イオン
の注入に次で二酸化シリコン層４６をエツチング
により取去る。
第６図は領域２６，２８を形成するために実線
の矢印により示したひ素のようなＮ−型材料の注
入５２を示す。ひ素イオンの強さは60keVのエネ
ルギー準位で１×1013ひ素イオン／cm2である。注
入５２によりゲート領域１４とソース及びドレイ
ンに対する濃い方のＮ＋領域１８，２０との間に
Ｎ−領域２６，２８を形成する薄いドーピングを
行つた区域を生ずる。ほう素のようなＰ−型材料
の第２の注入５４は第６図に破線により示してあ
る。公知のイオン注入法に従つて35keVのエネル
ギー準位で約５×1012ほう素イオン／cm2の強さを
使う。３重拡散法では注入５０によりＮ＋領域１
８，２０を形成し、注入５２によりＮ−領域２
６，２８を形成し、注入５４によりＰ領域２２，
２４を形成する。
の矢印により示したひ素のようなＮ−型材料の注
入５２を示す。ひ素イオンの強さは60keVのエネ
ルギー準位で１×1013ひ素イオン／cm2である。注
入５２によりゲート領域１４とソース及びドレイ
ンに対する濃い方のＮ＋領域１８，２０との間に
Ｎ−領域２６，２８を形成する薄いドーピングを
行つた区域を生ずる。ほう素のようなＰ−型材料
の第２の注入５４は第６図に破線により示してあ
る。公知のイオン注入法に従つて35keVのエネル
ギー準位で約５×1012ほう素イオン／cm2の強さを
使う。３重拡散法では注入５０によりＮ＋領域１
８，２０を形成し、注入５２によりＮ−領域２
６，２８を形成し、注入５４によりＰ領域２２，
２４を形成する。
第７図はFETデバイス１０の上部層を加熱酸
化する次の工程を示す。この酸化処理により基板
１２内でほう素D2注入を一層深い深さに駆動す
る。接点を形成する金属被覆処理に次で金属酸化
物半導体FETトランジスタ１０の構成が終る。
化する次の工程を示す。この酸化処理により基板
１２内でほう素D2注入を一層深い深さに駆動す
る。接点を形成する金属被覆処理に次で金属酸化
物半導体FETトランジスタ１０の構成が終る。
金属酸化物半導体FETデバイス１０を作る前
記した方法は従来のデバイス製法よりすぐれた若
干の利点がある。主な利点はデバイス１０の空間
的特長の個個の調節である。軽いドーピングを行
つたＰ−−領域を持つ基板１２は高い抵抗率を持
つ。ソース及びドレインの各Ｎ＋領域１８，２０
は互に無関係に駆動し基板１２へのＮ＋領域の浸
透を調節することができる。ほう素の２重拡散は
Ｎ−領域がＮ−型材料を軽くドーピングした領域
であるから従来の製法ほどの長い駆動時間を必要
としない。そして２重拡散ほう素はＮ−材料を駆
動するのと同時に駆動することができる。したが
つてＮ領域のドーピングの微細な調節を行なうこ
とができる。ポリシリコンゲート１４の縁部にお
けるＮ−領域は製造者の仕様に従つて調節でき
る。前記したようにＮ−領域はポリシリコンゲー
ト１４の切込みにより制御することができる。な
お本発明により作つた半導体デバイス１０のポリ
シリコンゲート１４及びソース／ドレインの間に
は小さなオーバーラツプキヤパシタンスがある。
記した方法は従来のデバイス製法よりすぐれた若
干の利点がある。主な利点はデバイス１０の空間
的特長の個個の調節である。軽いドーピングを行
つたＰ−−領域を持つ基板１２は高い抵抗率を持
つ。ソース及びドレインの各Ｎ＋領域１８，２０
は互に無関係に駆動し基板１２へのＮ＋領域の浸
透を調節することができる。ほう素の２重拡散は
Ｎ−領域がＮ−型材料を軽くドーピングした領域
であるから従来の製法ほどの長い駆動時間を必要
としない。そして２重拡散ほう素はＮ−材料を駆
動するのと同時に駆動することができる。したが
つてＮ領域のドーピングの微細な調節を行なうこ
とができる。ポリシリコンゲート１４の縁部にお
けるＮ−領域は製造者の仕様に従つて調節でき
る。前記したようにＮ−領域はポリシリコンゲー
ト１４の切込みにより制御することができる。な
お本発明により作つた半導体デバイス１０のポリ
シリコンゲート１４及びソース／ドレインの間に
は小さなオーバーラツプキヤパシタンスがある。
本発明により作つた半導体デバイス１０の１例
ではゲート１４は約1.5μの長さを持ち、ソース及
びドレインのＮ＋領域は0.7μのXj寸法を持ち、Ｎ
−領域は約1.5μのXj寸法を持ち、そしてＰ−型領
域２２，２４は約0.3μの厚さを持つていた。
ではゲート１４は約1.5μの長さを持ち、ソース及
びドレインのＮ＋領域は0.7μのXj寸法を持ち、Ｎ
−領域は約1.5μのXj寸法を持ち、そしてＰ−型領
域２２，２４は約0.3μの厚さを持つていた。
以上本発明をその好適とする実施例について詳
細に説明したが本発明はなおその精神を逸脱しな
いで種種の変化変型を行うことができるのはもち
ろんである。
細に説明したが本発明はなおその精神を逸脱しな
いで種種の変化変型を行うことができるのはもち
ろんである。
第１図は本発明製法により作つた金属酸化物半
導体トランジスタデバイスの横断面図、第２図は
第１図の２−２線に沿う断面におけるＮ及びＰ−
型不純物の濃度の輪郭を示す説明図、第３図は本
発明製法の浅いほう素注入段階の説明図、第４図
は本発明製法のポリゲートホトレジスト模様付
け、酸化物及びポリシリコンのプラズマエツチン
グ及びポリシリコンの切込みの各段階の説明図、
第５図は本発明製法のひ素イオンの注入段階の説
明図、第６図は本発明製法のひ素イオン及びほう
素イオンの注入段階の説明図、第７図は本発明製
法のひ素不純物及びほう素不純物の駆動と表面の
酸化との段階の説明図である。 １０……金属酸化物半導体トランジスタデバイ
ス（FET）、１２……半導体基板、１４……ゲー
ト、１５，４０……二酸化シリコン層、１６……
Ｐ−領域（チヤネル領域）、１８……Ｎ＋領域
（ソース）、２０……Ｎ＋領域（ドレイン）、２２，
２４……Ｐ領域、２６，２８……Ｎ−領域。
導体トランジスタデバイスの横断面図、第２図は
第１図の２−２線に沿う断面におけるＮ及びＰ−
型不純物の濃度の輪郭を示す説明図、第３図は本
発明製法の浅いほう素注入段階の説明図、第４図
は本発明製法のポリゲートホトレジスト模様付
け、酸化物及びポリシリコンのプラズマエツチン
グ及びポリシリコンの切込みの各段階の説明図、
第５図は本発明製法のひ素イオンの注入段階の説
明図、第６図は本発明製法のひ素イオン及びほう
素イオンの注入段階の説明図、第７図は本発明製
法のひ素不純物及びほう素不純物の駆動と表面の
酸化との段階の説明図である。 １０……金属酸化物半導体トランジスタデバイ
ス（FET）、１２……半導体基板、１４……ゲー
ト、１５，４０……二酸化シリコン層、１６……
Ｐ−領域（チヤネル領域）、１８……Ｎ＋領域
（ソース）、２０……Ｎ＋領域（ドレイン）、２２，
２４……Ｐ領域、２６，２８……Ｎ−領域。
Claims (1)
- 【特許請求の範囲】 １ (イ) 第１の導電型の半導体基板１２を用意す
る段階と、 (ロ) この半導体基板の能動面に二酸化シリコンの
第１の絶縁層４０を形成する段階と、 (ハ) 軽度なドーピングが行なわれる領域を形成し
て、しきい値電圧の降下を制御するために、前
記半導体基板に第１の導電型のイオンを注入す
る（参照数字４２で示すように）段階と、 (ニ) 前記第１の絶縁層にポリシリコンの層１４を
付着させる段階と、 (ホ) 前記ポリシリコンの層に第２の導電型のイオ
ンをドープする段階と、 (ヘ) 前記ポリシリコンの層上に二酸化シリコンの
第２の層４６を成長させる段階と、 (ト) 半導体デバイスのゲートを形成するように、
前記二酸化シリコンの第２の層４６上にホトレ
ジストマスク４４を配置する段階と、 (チ) 前記二酸化シリコンの第２の層４６の所定の
部分をエツチングし、前記ポリシリコンの層を
プラズマエツチングして、前記ゲートより長い
二酸化シリコンとポリシリコンとの２重の層を
残す段階と、 (リ) 前記二酸化シリコンの第２の層４６の下側の
前記ポリシリコンの層の所定の部分を除去して
ポリシリコンのゲート１４を実現する段階と、 (ヌ) 前記二酸化シリコンの第２の層４６から前記
ホトレジスト区域をはぎ取り、前記ポリシリコ
ンのゲート１４の上にかかつている前記二酸化
シリコンの第２の層４６の一部を残す段階と、 (ル) 強度なドーピングが行なわれる領域を形成
するように、前記二酸化シリコンの第２の層４
６をマスクとして使用することによつて前記第
２の導電型のイオンを注入する（参照数字５０
で示すように）ときに、前記第２の導電型のイ
オンのエネルギーを、前記二酸化シリコンの第
２の層４６によつて覆われていない部分だけに
浸透するように選定する段階と、 (オ) 前記ポリシリコンのゲート１４の上にかかつ
ている前記二酸化シリコンの第２の層４６をエ
ツチングする段階と、 (ワ) 軽度なドーピングが行なわれる領域を、前
記ポリシリコンのゲート１４の領域と前記強度
なドーピングが行なわれる領域との間に形成す
るように、前記第２の導電型のイオンを注入す
る（参照数字５２で示すように）段階と、 (カ) 前記ポリシリコンのゲート１４の縁部の下側
にドーピングが行なわれる領域を形成するよう
に、前記第１の導電型のイオンを注入する（参
照数字５４で示すように）段階と、 (ヨ) 前記注入したイオンを前記半導体基板内に
共通の方法で拡散させ、前記ポリシリコンのゲ
ート１４を含む前記半導体基板の能動面を酸化
する段階と、 から成ることを特徴とする、金属酸化物半導体ト
ランジスタデバイスの製法。 ２ 前記第１の導電型のイオンが、ほう素イオン
であり、前記第２の導電型のイオンが、ひ素イオ
ンである、特許請求の範囲第１項記載の金属酸化
物半導体トランジスタデバイスの製法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US33560881A | 1981-12-30 | 1981-12-30 | |
| US335608 | 2001-11-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58147074A JPS58147074A (ja) | 1983-09-01 |
| JPH0459774B2 true JPH0459774B2 (ja) | 1992-09-24 |
Family
ID=23312490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23492982A Granted JPS58147074A (ja) | 1981-12-30 | 1982-12-30 | 金属酸化物半導体トランジスタデバイス及びその製法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0083447B1 (ja) |
| JP (1) | JPS58147074A (ja) |
| CA (1) | CA1193758A (ja) |
| DE (1) | DE3279662D1 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1214615B (it) * | 1985-06-19 | 1990-01-18 | Ates Componenti Elettron | Transistore mos a canale n con limitazione dell'effetto di perforazione (punch-through) erelativo processo di formazione. |
| US4649629A (en) * | 1985-07-29 | 1987-03-17 | Thomson Components - Mostek Corp. | Method of late programming a read only memory |
| JPH0789587B2 (ja) * | 1985-12-27 | 1995-09-27 | 株式会社東芝 | 絶縁ゲート型電界効果トランジスタおよびその製造方法 |
| JPH0758776B2 (ja) * | 1986-08-22 | 1995-06-21 | 株式会社日立製作所 | 複合半導体装置 |
| US4682404A (en) * | 1986-10-23 | 1987-07-28 | Ncr Corporation | MOSFET process using implantation through silicon |
| KR930011031B1 (ko) * | 1990-06-30 | 1993-11-19 | 금성일렉트론 주식회사 | Ldd 제조방법 및 구조 |
| US5244823A (en) * | 1991-05-21 | 1993-09-14 | Sharp Kabushiki Kaisha | Process for fabricating a semiconductor device |
| JP2633104B2 (ja) * | 1991-05-21 | 1997-07-23 | シャープ株式会社 | 半導体装置の製造方法 |
| US5401994A (en) * | 1991-05-21 | 1995-03-28 | Sharp Kabushiki Kaisha | Semiconductor device with a non-uniformly doped channel |
| US5744372A (en) | 1995-04-12 | 1998-04-28 | National Semiconductor Corporation | Fabrication of complementary field-effect transistors each having multi-part channel |
| US6127700A (en) * | 1995-09-12 | 2000-10-03 | National Semiconductor Corporation | Field-effect transistor having local threshold-adjust doping |
| US6548842B1 (en) | 2000-03-31 | 2003-04-15 | National Semiconductor Corporation | Field-effect transistor for alleviating short-channel effects |
| US6797576B1 (en) | 2000-03-31 | 2004-09-28 | National Semiconductor Corporation | Fabrication of p-channel field-effect transistor for reducing junction capacitance |
| US7145191B1 (en) | 2000-03-31 | 2006-12-05 | National Semiconductor Corporation | P-channel field-effect transistor with reduced junction capacitance |
| US6566204B1 (en) | 2000-03-31 | 2003-05-20 | National Semiconductor Corporation | Use of mask shadowing and angled implantation in fabricating asymmetrical field-effect transistors |
| JP2001284540A (ja) * | 2000-04-03 | 2001-10-12 | Nec Corp | 半導体装置およびその製造方法 |
| US8084827B2 (en) | 2009-03-27 | 2011-12-27 | National Semiconductor Corporation | Structure and fabrication of like-polarity field-effect transistors having different configurations of source/drain extensions, halo pockets, and gate dielectric thicknesses |
| US8304835B2 (en) | 2009-03-27 | 2012-11-06 | National Semiconductor Corporation | Configuration and fabrication of semiconductor structure using empty and filled wells |
| US8410549B2 (en) | 2009-03-27 | 2013-04-02 | National Semiconductor Corporation | Structure and fabrication of field-effect transistor using empty well in combination with source/drain extensions or/and halo pocket |
| US8163619B2 (en) | 2009-03-27 | 2012-04-24 | National Semiconductor Corporation | Fabrication of semiconductor structure having asymmetric field-effect transistor with tailored pocket portion along source/drain zone |
Citations (2)
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| JPS54136276A (en) * | 1978-04-14 | 1979-10-23 | Agency Of Ind Science & Technol | Manufacture for semiconductor device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3959025A (en) * | 1974-05-01 | 1976-05-25 | Rca Corporation | Method of making an insulated gate field effect transistor |
| DE2703877C2 (de) * | 1977-01-31 | 1982-06-03 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | MIS-Transistor von kurzer Kanallänge und Verfahren zu seiner Herstellung |
| US4198250A (en) * | 1979-02-05 | 1980-04-15 | Intel Corporation | Shadow masking process for forming source and drain regions for field-effect transistors and like regions |
| US4376947A (en) * | 1979-09-04 | 1983-03-15 | Texas Instruments Incorporated | Electrically programmable floating gate semiconductor memory device |
-
1982
- 1982-12-28 DE DE8282112060T patent/DE3279662D1/de not_active Expired
- 1982-12-28 EP EP19820112060 patent/EP0083447B1/en not_active Expired
- 1982-12-29 CA CA000418700A patent/CA1193758A/en not_active Expired
- 1982-12-30 JP JP23492982A patent/JPS58147074A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53112069A (en) * | 1977-03-11 | 1978-09-30 | Nippon Telegr & Teleph Corp <Ntt> | Production of mis transistor |
| JPS54136276A (en) * | 1978-04-14 | 1979-10-23 | Agency Of Ind Science & Technol | Manufacture for semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| CA1193758A (en) | 1985-09-17 |
| JPS58147074A (ja) | 1983-09-01 |
| DE3279662D1 (en) | 1989-06-01 |
| EP0083447B1 (en) | 1989-04-26 |
| EP0083447A3 (en) | 1985-03-13 |
| EP0083447A2 (en) | 1983-07-13 |
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