DE2703877C2 - MIS-Transistor von kurzer Kanallänge und Verfahren zu seiner Herstellung - Google Patents
MIS-Transistor von kurzer Kanallänge und Verfahren zu seiner HerstellungInfo
- Publication number
- DE2703877C2 DE2703877C2 DE2703877A DE2703877A DE2703877C2 DE 2703877 C2 DE2703877 C2 DE 2703877C2 DE 2703877 A DE2703877 A DE 2703877A DE 2703877 A DE2703877 A DE 2703877A DE 2703877 C2 DE2703877 C2 DE 2703877C2
- Authority
- DE
- Germany
- Prior art keywords
- conductivity type
- region
- layer
- source zone
- implantation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 238000000034 method Methods 0.000 title claims description 19
- 239000004065 semiconductor Substances 0.000 claims description 32
- 238000002513 implantation Methods 0.000 claims description 31
- 239000000758 substrate Substances 0.000 claims description 31
- 239000002019 doping agent Substances 0.000 claims description 20
- 150000002500 ions Chemical class 0.000 claims description 20
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 9
- 229910052698 phosphorus Inorganic materials 0.000 claims description 8
- 239000011574 phosphorus Substances 0.000 claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 8
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 6
- 229910052796 boron Inorganic materials 0.000 claims description 6
- 239000002245 particle Substances 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 230000007423 decrease Effects 0.000 claims description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 2
- 235000012239 silicon dioxide Nutrition 0.000 claims description 2
- 239000000377 silicon dioxide Substances 0.000 claims description 2
- 229910052681 coesite Inorganic materials 0.000 claims 1
- 229910052906 cristobalite Inorganic materials 0.000 claims 1
- 230000003247 decreasing effect Effects 0.000 claims 1
- 239000012212 insulator Substances 0.000 claims 1
- 239000005360 phosphosilicate glass Substances 0.000 claims 1
- 229910052682 stishovite Inorganic materials 0.000 claims 1
- 229910052905 tridymite Inorganic materials 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 description 12
- 238000005530 etching Methods 0.000 description 10
- 230000005669 field effect Effects 0.000 description 10
- 239000002800 charge carrier Substances 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 8
- -1 phosphorus ions Chemical class 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 239000004020 conductor Substances 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 238000009826 distribution Methods 0.000 description 3
- 239000010408 film Substances 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- 238000003631 wet chemical etching Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000010884 ion-beam technique Methods 0.000 description 2
- 230000035515 penetration Effects 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000010849 ion bombardment Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
- H01L21/2652—Through-implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
- H01L29/78624—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile the source and the drain regions being asymmetrical
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/78654—Monocrystalline silicon transistors
- H01L29/78657—SOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- High Energy & Nuclear Physics (AREA)
- Inorganic Chemistry (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- General Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Crystallography & Structural Chemistry (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
3d Die Erfindung betrifft einen MlS-Transistor von
kurzer Kanallänge, wie er im Oberbegriff des Patentanspruches 1 näher angegeben ist.
Um eine hohe Schaltgeschwindigkeit bei MIS-Transistoren
zu erhalten, wird angestrebt, die Kanallänge
v> zwischen dem Source- und dem Drain-Gebiet sehr klein
zu halten. Lösungen dieser Art sind beispielsweise der VMOS-Transistor (»Electronic Design«, Bd. 21, 11. Okt.
1975, S. 103, 104) sowie der »doppelt diffundierte« MIS-Feldeffekttransistor. Bei dem doppelt diffun-
■»o dienen MIS-Fcldeffekttr^nsistor wird zur Herstellung
eines kurzen Kanals Dotierstoff eines ersten Leitungslyps durch eine Maskenöffnung in den Halbleiterkörper
hincindiffundiert. Dabei gelangt das Dotiermateriai in dem Halbleiterkörper durch Unterdiffusion auch seitlich
über die Grenzen der M;tskenöffnungen hinaus. Danach wird mit einem /weilen Dotierungsschritt Dotiermaterial
des zweiten Leitungstyps durch die gleiche Maskenöffnung eindiffundiert. Durch Wahl der Diffusionstemperatur
und ;.!er Diffusionszeit wird bei diesem
i« /weiten Verfahrcnsschritt dafür gesorgt, daß die
seitliche Diffusion unter dem Rand der Maske geringer ist als für das Dotierungsmaterial, das in dem ersten
Verfahrensschritt eindiffundiert wurde. Die beiden dotierten Gebiete grenzen an verschiedenen Orten an
5i der Substratoberfläche an. Der zwischen diesen Orten
befindliche Teil des Halbleitersubstrates stellt den Kanal dar. Mit diesem Verfahren können Kanallängen
bis herab zu etwa 1,5 μηι erreicht werden. Noch kürzere
Kanallängen lassen sich mit diesem Doppeldiffusions-
bO verfahren nicht mit hinreichender Reproduzierbarkeit
erzielen, da beim Eintreiben von Dotierstoff mittels Diffusion das Dotierungsprofil zunehmend aufweitet, so
daß aus diesem Grunde bereits eine untere Grenze für die erreichbare Kanallängt gegeben ist. Weiterhin ist
b5 die Diffusion stark temperaturabhängig, so daß sich
bereits kleine Temperaturänderungen nachteilig auf die Reproduzierbarkeit dieses Verfahrens auswirken.
Ein doppelt diffundierter Feldeffekt-Transistor mit
Ein doppelt diffundierter Feldeffekt-Transistor mit
kurzer Kanallänge der eingangs genannten Art ist beispielsweise aus der US-PS 38 46 822 bekannt. Dabei
wird eine Gate-Elektrode aus Metall verwendet, die durch Schrägbedampfung hergestellt ist und sehr
schmal ist. Die n- und p-Dotierungsatome im Halbleiterkörper
werden durch Ionenimplantation erzeugt, aber durch eine nachfolgende Diffusion so verteilt, daß die
p-Dotierung ihr Maximum in der η-dotierten Zone hat. Dadurch wird die p-Dotierung durch die Diffusionsparameter
bestimmt.
Ein weiterer MIS-Transistor mit kurzer Kanallänge ist aus dem IBM Technical Disclosure Bulletin, Vol. 18,
No. 8, Jan. 1976 auf den Seiten 2743 und 2744 zu entnehmen. Dieses Bauelement weist ein abgeschrägtes
Polysiiiziumgate auf, welches als Maske bei der Implantation der Source- und der Drain-Zone verwendet
wird und dadurch eine bessere Kontrolle der Dotierungsverteilung an der Oberfläche (ohne störenden
Einfluß der Diffusion) ermöglicht
Aus der GB-PS 12 89 650 ist ein Verfahren zum Herstellen eines vertikalen MOS-Transistors zu entnehmen,
bei dem die Source- und Drainzonen durch Diffusion bestimmt werden, wobei die Dotierstoffatome
durch Ionenimplantation in den Halbleiterkörper eingebracht werden. Dadurch wird erreicht, daß
ebenfalls ein sehr kurzer Kanal entsteht. Durch die Ionenimplantation ist es möglich, die n + - und p + -Dotierungen
voneinander gut getrennt in der vertikalen Richtung herzustellen. Dadurch ergibt sich eine hohe
Durchschlagsfestigkeit. Dieses Verfahren ist aber unsicher bezüglich der seitlichen Verteilung der
Ladungsträger durch Diffusion, wodurch die Schwellenspannung stark beeinflußt wird.
Aufgabe der Erfindung ist es, für einen wie im Oberbegriff des Patentanspruches 1 angegebenen MIS-Transistor
Maßnahmen anzugeben, mit denen erreicht werden kann, daß die Verteilung und die Menge der
Dotierstoffteilchen in dem Oberflächenbereich, in dem sich im Betrieb der Inversionskanal bildet, definiert
einstellbar ist und damit der Transistor eine genau reproduzierbare Schwellenspannung und Steilheit besitzt.
Diese Aufgabe wird gemäß der im kennzeichnenden Teil des Patentanspruches 1 angegebenen Weise gelöst.
Vorteilhafte Ausgestaltungen der Erfindung sowie bevorzugte Verfahren zur Herstellung eines erfindungsgemäßen
Feldeffekttransistors ergeben sich aus den Unteransprüchen.
Die Erfindung baut darauf auf, daß bei einer Dotierung mittels Ionenimplantation die in einem
Halbleitersubstrat erzeugten dotierten Gebiete in ihren Abmessungen wesentlich genauer durch die von der
Implantationsmaske gegebenen Struktur bestimmt werden. Weiterhin läßt sich durch Auswanl der
jeweiligen Implantationsenergie die Eindringtiefe der implantierten Ionen sehr genau festlegen, so daß
implantierte Gebiete sowohl in lateraler wie auch in vertikaler Richtung im Halbleitersubstrat sehr eng
beieinander liegen können.
Die Hersteilung der Source-Zone und des die Source-Zone umgebenden Gebietes vom entgegengesetzten
Leitfähigkeitstyp kann grundsätzlich mit zwei Implantationsmasken durchgeführt werden, wobei die
für das Gebiet vom entgegengesetzten Leitungstyp verwendete Implantationsmaske gegenüber der für die
Source-Zone verwendeten Implantationsmaske ein etwas vergrößertes Fenster besitzt. Da es aber im
allgemeinen schwierig ist, zwei Implantationsmasken mit der hinreichenden Genauigkeit zu justieren, wird für
die Implantationsmaske eine Struktur vorgezogen, welche in Richtung der Source-Zone eine abnehmende
Dicke hat. Diese Struktur hat vor ailem Vorteile für das Herstellungsverfahren dieses Transistors. Der keilförmige
Verlauf der Gate-Isolierschicht bzw. der Gate-Elektrodenschicht über den Kanalbereich ermöglicht
eine» selbstjustierende« Herstellung der Source-Zone und des sie umgebenden Gebietes vom entgegengesetz-
lü ten Leitungstyp, indem die Gate-Isolierschicht bzw. die
Gate-Elektrodenschicht als Implantationsmaske verwendet wird. Die Implantation des Gebietes vom
entgegengesetzten Leitungstyp erfolgt dabei mit einer solchen Energie, daß die implantierten Ionen entsprechend
der Dickenzunahme der Gate-Isolierschicht bzw. der Gate-Elektrodenschicht weniger weit in das
Halbleitersubstrat eindringen, und daß auf diese Weise erreicht wird, daß das Konzentrationsmaximum der zur
Bildung des Gebietes vom entgegengesetzten Leitungstyp implantierten Ionen in geringem Abstand neben
dem Rand der Source-Zone durch die Oberfläche des Halbleitersubstrates hindurchtritt. Durch die Größe des
Keilwinkels kann bestimmt werden, wie groß der Abstand zwischen dieser Durchtrittslinie und dem Rand
r> der Source-Zone ist. Dieser Abstand ist aber gerade die
Länge des für den MIS-Transistor wirksamen Kanals. Im ersten Fall hat die durch den Keil gegebene
D'ckenzunahme der Gate-Isolierschicht neben seiner günstigen Wirkung für das Herstellverfahren auch
j» weiter den Vorteil, daß die auf dieser Isolierschicht
aufgebrachte Gateelektrode sich nur in unmittelbarer Umgebung des Kanals in Nachbarschaft zu der
Oberfläche des Halbleitersubstrates befindet, so daß auf diese Weise die Gate-Drain-Kapazität erniedrigt wird.
i> Dies hat weiter günstige Auswirkungen auf die Hochspannungsfestigkeit eines solchen Transistors.
Anstelle eines keilförmigen Gateoxids kann zur Herstellung des kurzen Kanals auch eine keilförmig
ansteigende Gate-Elektrodenschicht, z. B. eine Polysili-
■«> ziumschicht, als Implantationssmaske verwendet werden.
Bei einer solchen, mit einer Polysiliziumschicht versehenen Gateelektrode kann die Hochspannungsfestigkeit
ebenfalls dadurch erhöht werden, daß die Dicke der Gate-Isolierschicht in dem Bereich zwischen der
■t5 Source-Zone und der Drain-Zone zunimmt.
Bevorzugt wird ein erfindungsgemäßer MIS-Transistor in n-Kanal-Technik ausgeführt, da in diesem Fall die
Beweglichkeit der Ladungsträger in dem Kanalgebiet größer ist als bei der p-Kanal-Technik, so daß sich eine
etwa um den Faktor 3 größere Steilheit ergibt. Ferner ist es auch mit der Implantationstechnik bei Silizium
leichter möglich, p-Dotierstoffteilchen wie Bor in tiefere Schichten des Halbleiters zu implantieren als n-Dotierstoffteilchen
wie z. B. Phosphor.
Der MIS-Transistor kann auch in einer ESFl-Technik aufgebaut werden, wozu auf einem Saphireinkristall ein
dünner, η-leitender Siliziumfilm aufgebracht wird. Die aktiven Gebiete des Transistors befinden sich dann in
diesem Siliziumfilm.
In folgenden wird der erfindungsgemäße MIS-Transistor und das Verfahren zu seiner Herstellung anhand
der in den Figuren dargestellten bevorzugten Ausführung; Beispiele beschrieben und näher erläutert.
Fig. 1 bis 4 zeigen schematisch das Herstellungsverfahren für einen erfindungsgemäßen MIS-Transistor.
Fig. 1 bis 4 zeigen schematisch das Herstellungsverfahren für einen erfindungsgemäßen MIS-Transistor.
F i g. 5 zeigt ein Ausführungsbeispiel eines solchen Transistors mit einer als »vergrabene« Schicht ausgebildeten
Drain-Zone.
F i g. 6 zeigt einen MIS-Transistor, der auf einem
isolierenden Substrat aufgebaut ist.
Fig. 7 bis 10 zeigen schematisch das Herstcllverfahren
für einen erfindungsgemäßen MIS-Transistor mit einer Gate-Elektrodenschicht aus polykristallinen! Silizium,
wobei diese Gate-Elektrodenschicht über dem Kanalbereich des Feldeffekttransistors keilförmig ansteigt.
Dabei kann die Struktur des fertigen Bauelementes aus F i g. 10 ersehen werden.
Zur Herstellung eines erfindungsgemäßen Feldeffekttransistors mit keilförmig ansteigendem Gateoxid wird,
wie in F i g. 1 dargestellt, auf ein Halbleitersubstrat, beispielsweise einem Siiiziumsubstrat 1, eine etwa
zwischen 0,05 und 0,2 μιτι dicke Gate-Isolierschicht 2. die
beispielsweise aus Siüziumdioxid oder Siliciumnitrid
besteht, abgeschieden. Mit Hilfe eines fotolithografischen Verfahrens wird in die Gate-Isolierschicht 1 ein
Fenster eingeätzt, das über dem für den Oberflächenbereich 5 vom ersten Leitungstyp des Halbleitersubstrates
1 liegt. Anschließend werden durch dieses Fenster hindurch Ionen 4 vom ersten Leilungstyp, beispielsweise
Phosphorionen, in den Halbleiter implantiert. Die Implantationsenergie beträgt beispielsweise 100 keV.
Die lmplantationsdosis wird so hoch gewählt, daß die Ladungsträgerkonzentration in dem Oberflächenbereich
5 vom ersten Leitungstyp etwa 10lh pro cmJ
beträgt. Als Implantationsmaske wird dabei die Fotolackschicht 3 verwendet, die auch zu der Herstellung
des in der Isolierschicht 2 befindlichen Fensters gedient hat. Im Anschluß daran wird, wie in Fig. 2
dargestellt, die Fotolacktchicht 3 entfernt und es wird auf das Halbleitersubstrat zunächst eine Isolierschicht
mit einer Dicke von einigen μτπ abgeschieden, beispielsweise
bei einer Isolierschicht aus Siüziumdioxid durch Aufoxidieren in Gegenwart von Sauerstoff. Im
Anschluß daran wird unter Zuhilfenahme einer fotolithografischen Technik die Isolierschicht 2 über den für
das Source-Gebiet 6 und das Drain-Gebiet 7 des M IS-Feldeffekttransistors vorgesehenen Bereichen des
Halbleitersubstrates bis auf eine Dünnschicht 21 mit einer Dicke von etwa 0.05 bis 0,2 μm entfern! Bei
diesem Prozeß wird dafür Sorge getragen, daß am Rande der so hergestellten Dünnschicht-Bereiche 2t die
Dicke der Isolierschicht 2 keilförmig ansteigt. Ein reproduzierbarer Böschungswinkel für den keilförmigen
Anstieg 31 (siehe Fig. 3) kann auf verschiedene Weise erreicht werden.
Einmal kann zum Abtragen der Isolierschicht ein lonenätzverfahren verwendet werden, bei dem unter
Zuhilfenahme einer Maske die Isolierschicht durch ionenbescriuo abgespuiicii wird. Dabei wird eine
Ätzmaske auf die Isolierschicht aufgebracht, die die herzustellenden Dünnschicht-Bereiche 21 der Isolierschicht frei läßt
Als Material wird für die Maske ein Stoff verwendet,
der beim Absplittern selbst einer Abtragung unterliegt
Beim Absputtern wird das Kantenprofil der Ätzmaske in die abzuätzende Isolierschicht übertragen. Da die
Ätzmaske beim Absputtern selber angegriffen wird, und ihre Ränder im Bereich der Öffnung abgeschrägt
werden, sind die beim Absputtern in der Isolierschicht erzeugten Vertiefungen nicht von senkrecht zur
Oberfläche des Halbleitersubstrates verlaufenden Flächen begrenzt, sondern von Flächen, die einen
Keilwinkel bis zu etwa 60° aufweisen. Als Ätzmaske ist für ein solches Verfahren eine Maske aus Fotolack
geeignet
Dickenprofil kann weiter dadurch erfolgen, daß auf dem Halbleiter beispielsweise eine SiO;-Schicht und darauf
eine Phosphorglasschicht abgeschieden wird. Wird in eine solche Doppelschicht mit Fluorwasserstoffsäure
eine öffnung oder Vertiefung eingeätzt, so erhält man
schräg ansteigende Begrenzungsflanken der öffnung bzw. Vertiefung, da die Phosphorglasschicht von dem
Ätzmittel stärker angegriffen wird als die darunterliegende SiO2-Schicht. Nach dem Ätzen kann die
Phosphorglasschicht durch Anschmelzen noch verrundet werden.
F.ine weitere Möglichkeit zur Herstellung einer Isolierschicht mit koilartigem Dickenprofil besteht
darin, die Isolierschicht 2 gan/flächig mit Ionen zu
beschießen und anschließend muieis einer Ätzmaske eine naßchemische Ätzung oder Plasmaä izung durchzuführen.
Die dem Ionenstrahl ausgesetzten dünnen Oberflächenbereiche der Isolierschicht weisen eine
höhere Abtragungsrate beim naßchemischen Ätzen oder beim Plasmaätzen als die dem Ionenstrahl nicht
ausgesetzten lieferen Bereiche der Isolierschicht auf. Die aus den unterschiedlichen Ätzraten resultierende
Böschung der Isolierschicht verläuft keilartig ansteigend.
Die eben beschriebenen verschiedenen Methoden zur Herstellung einer Isolierschicht mit keüartig ansteigendem
Dickenprofil sind gut reproduzierbar.
Nachdem in der eben beschriebenen Weise die Isolierschicht mit einem Profil versehen worden ist,
wird, wie in Fig. 2 dargestellt, eine weitere Ionenimplantation
durchgeführt, bei der Ionen 8 des ersten Leitungstyps, beispielsweise Phosphorionen, durch die
isolierende Dünnschicht 21 hindurch in den Halbleiter implantiert werden. Die Beschleunigungsspannung
dieser Ionen, beispielsweise Phosphorionen, wird so gewählt, daß sie nur in den Dünnschicht-Bereichen 21
der Isolierschicht hindurchtreten und in das Halbleitersubstrat
zur Ausbildung von dotierten Source-Zonen 6 bzw. Drain-Zonen 7 eindringen können. Die lmplantationsdosis
wird bei diesem Implantationsschritt so gewählt, daß die Source-Zone 6 und die Drain-Zone 7
eine Dotierstoffkonzentration von etwa 10'" bis 1020
Ladungsträger pro cm3 erreichen. Durch die Lage des keilartigen Dickenanstieges 31 (siehe Fig.3) der
Isolierschicht wird dabei gewährleistet, daß die Source-Zone 6 sowie die Drain-Zone 7 in den schwach dotierten
Oberflächenbereich 5, der den gleichen Leitfähigkeitstyp aufweist, hineinreichen. Nach diesem Implantationsschritt wird, wie in F i g. 3 gezeigt ist, die Drain-Zone 7
mit einer Fotolackschicht 10 abgedeckt Diese Fotolacksc-hiciit
dient als Maske für dse danach folgende
Implantation von Dotierstoff teilchen 9 des zweiten Leitfähigkeitstyps, beispielsweise von Borionen. Bei
dieser Implantation wird die Implantationsenergie so ausgewählt daß die mittlere Eindringtiefe der Borionen
9 etwa 0,4 μπι beträgt und damit das mit diesen Ionen
dotierte zweite Gebiet 13 unterhalb des Source-Gebietes 6 verläuft Um eine solche Eindringtiefe zu erreichen,
ist für Borionen die Beschleunigungsspannung etwa gleich 100 keV zu wählen. Die Borionen, die durch den
keilförmigen Anstieg 31 der Isolierschicht 2 hindurchtreten müssen, um in den Halbleiterkörper zu gelangen,
werden dort abgebremst so daß unterhalb dieses keilförmigen Anstiegs 31 das zweite stark dotierte
Gebiet 13 unter diesem keilförmigen Anstieg 31 nach oben abbiegt und an die Halbleiteroberfläche tritt Nach
dieser Implantationsdotierung wird die Fotolackmaske
10 entfernt und es werden, wie in F i g. 4 dargestellt ist.
zur Herstellung von Elektrodenkontakten Kontaktlöcher in die Isolierschicht 2 über dem Source-Gebiet und
über dem Drain-Gebiet eingeätzt. Danach werden Kontaktleiterbahnen 16 bzw. 17 zu der Source-Zone 6
bzw. der Drain-Zone 7 angebracht. Außerdem wird eine Gate-Elektrode 15 auf der Isolierschicht 2 in dem
Bereich abgeschieden, der über dem Bereich liegt, in dem das Gebiet 13 ist. Diese für die Funktion des
Bauelements besonders wichtige Zone ist in Fig.4 mit
den Bezugszeichen 12, 121 und 122 angezeigt. In dem Bereich 122 liegt der pn-übergang zwischen den Zonen
13 und 6. Der Bereich 12 ist der Bereich, in welchem eine maximale Konzentration des Bereiches 13 herrscht. Das
Bezugszeichen 121 kennzeichnet den pn-übergang zwischen den Zonen 13 und 5. Die Dicke der
Isolierschicht 2 beträgt in dem keilförmig ansteigenden Teil über dem Ende des Bereiches 12 etwa 0,1 bis 0,2 μΐη.
Mit größerer Entfernung von dem Bereich 12 steigt die Dicke der Isolierschicht dann weiter an. Der Abstand
zwischen der Source-Zone 6 und der Drain-Zone 7 beträgt zwischen 1 und ΙΟμιτι, da bei noch größeren
Abständen von Source- und Drain-Zone der Serienwiderstand des MIS-Feldeffekttransistors ansteigt.
Die F i g. 5 zeigt eine weitere Ausführungsform eines erfindungsgemäßen MIS-Feldeffekttransistors, bei dem
die Drain-Elektrode als sogenannte »buried drain« ausgebildet ist. Das Halbleitersubstrat 1 besteht bei
dieser Ausführungsform aus einer stark dotierten Schicht des ersten Leitungstyps, beispielsweise aus einer
mit Phosphor stark dotierten Siliziumschicht 52. Die Ladungsträgerkonzentration in diesem »buried drain«
beträgt beispielsweise 10" bis 1020 Ladungsträger pro
cm3. Auf dieser stark dotierten Schicht des ersten Leitungstyps befindet sich eine zweite Schicht 51, die
vom gleichen Leitfähigkeitstyp wie die Drain-Zone 52 ist, jedoch schwächer dotiert ist. Diese Schicht 51 weist
eine Dotierungsstärke von etwa 10" Ladungsträger pro
cm3 auf. In dieser Schicht 51 befindet sich ein weiteres stark dotiertes Gebiet 14 des zweiten Leitungstyps, das
seitlich vo/i der Source-Zone 6 liegt, und in das das
zweite dotierte Gebiet 13 hineinreicht bzw. übergeht. Die Kontaktleiterbahn 16 ist bei dieser Ausführungsform (F i g. 5) so angeordnet, daß sie sowohl zu dem
weiteren, stark dotierten Gebiet 14 wie auch zu der Source-Zone 6 eine Zuleitung schafft.
Die Herstellung des weiteren, stark dotierten Gebietes 14 erfolgt zweckmäßigerweise zu Beginn des
Herstellungsverfahrens durch Ionenimplantation oder auch durch Eindiffundieren des Dotierstoffes. Im
übrigen verläuft das Herstellungsverfahren entsprechend dem bereits bescnriebenen Venahren, jedoch mn
dem Unterschied, daß bei der Kontaktlochätzung für den Kontakt zur Source-Zone 6 auch das weitere, stark
dotierte Gebiet 14 freigelegt und anschließend kontaktiert wird.
Der Stromfluß erfolgt bei diesem Transistor aus der Source-Zone 6 über das Kanalgebiet 12 und über die
Schicht 51 zu der Drain-Zone 52. Ein derartiger Feldeffekttransistor kann zu einer Symmetrieebene
bzrw. Symmetrieachse 20 symmetrisch bzw. rotationssymmetrisch angeordnet sein.
Eine weitere Anordnung, die für eine Herstellung in der Technik der epitaxialen Siliziumfilme auf isolierendem
Substrat geeignet ist, ist in F i g. 6 dargestellt Dabei wird auf einen isolierenden Träger, beispielsweise eine
Saphirscheibe 50, eine epitaxiale Siliziumschicht 5, die beispielsweise η-leitend mit einer Dotierstoffkonzentration
von 1016 Ladungsträgern cm~3 dotiert ist, abgeschieden.
In der epitaxialen Siliziumschicht 53 wird, beispielsweise durch Ionenimplantation oder auch
durch Diffusion, entsprechend der Ausführungsform nach F i g. 5, ein weiteres, stark dotiertes Gebiet 140
vom zweiten Leitungstyp erzeugt, das mit der Kontaktleiterbahn 16 kontaktiert wird, und in das das
zweite, durch Ionenimplantation geschaffene stark dotierte Gebiet 13 übergeht. Die Herstellung der
ίο Source- 6 und der Drain-Zone 7 sowie des zweiten
dotierten Gebietes 13 und ebenso die Herstellung der Isolierschicht 2, 21 erfolgt in der bereits angegebenen
Weise.
In den Fig. 7 bis 10 ist schematisch dargestellt, wie
ein weiteres Ausführungsbeispiel eines erfindungsgemäßen MIS-Feldeffekttransistors hergestellt werden kann.
Dazu wird beispielsweise auf ein schwach p-leitendes Siliziumsubstrat 1, das eine Ladungsträgerkonzentration
von etwa 1014 bis 1015cm-3 besitzt, eine Isolierschicht
2 abgeschieden. Sodann wird diese Isolierschicht 2 in einem Teilbereich mittels eines fotolithografischen
Verfahrens auf eine dünne Schicht 21 mit einer Dicke von etwa 0,05 bis 0,1 μηι abgeätzt. Durch diese durch
Abätzung gewonnene Dünnschicht 21 erfolgt eine Implantation von Ionen 4 des ersten Leitungstyps,
beispielsweise von Phosphorionen. Sodann wird auf diese dünne Isolierschicht 21 eine Gate-Elektrodenschicht
22 aus polykristallinem Silizium abgeschieden. Das Abscheiden kann durch Aufdampfen unter
Zuhilfenahme einer Aufdampfmaske wie auch durch ganzflächiges Abscheiden mit einem anschließenden
fotolithografischen Ätzprozeß erfolgen. Durch Absputtern oder auch durch naßchemisches Ätzen oder
Plasmaätzen nach vorangegangenem Ionenbeschuß wird diese Gate-Elektrodenschicht 22 mit schrägen
Flanken 32 versehen. Diese Gate-Elektrodenschicht 22 stellt für eine nachfolgende Implantation von Ionen 8
des ersten Leitungstyps die Implantationsmaske dar. Die zweite Implantation mit Ionen 8 des ersten
«o Leitungstpys erfolgt mit einer solchen Beschleunigungsspannung
und mit einer solchen Dosis, daß eine stark dotierte Source-Zone 6 und eine stark dotierte
Drain-Zone 7 entstehen, die etwa 0,1 μηι unter die
Oberfläche des Halbleitersubstrats 1 reichen. Nach
is dieser Implantation wird in der bereits oben beschriebenen
Weise die Drain-Zone 7 mit einer Fotolackmaske 10 abgedeckt und es wird eine dritte Implantation mit
Ionen 9 des zweiten Leitungstyps, beispielsweise mit Borionen, durchgeführt. Die Beschleunigungsspannung
und die Dosis wird bei dieser dritten Implantation so gewählt, daß sich ein zweites dotiertes Gebiet 13
ausbildet das unterhalb der Source-Zone 6 verläuft und unter dem keilförmigen Anstieg 32 der Polysiliziumelektrode
22 an die Oberfläche des Halbleiterkörpers tritt Nach dem dies erfolgt ist, wird die Fotolackmaske 10
entfernt und es werden Kontaktlöcher zu der Source- und der Drain-Zone geätzt und im Anschluß daran
Leiterbahnanschlüsse 16 zur Source-Zone, ein Anschluß 17 zur Drain-Zone und ein Anschluß 15 aus Metall zu
der Polysilizium-Elektrode 22 angebracht Zur Verringerung
des Leitungswiderstandes der Gate-Elektrode 22 wird zweckmäßigerweise die Gate-Elektrode 22
ganzflächig mit einer solchen metallenen Zuleitung 15 versehen. Die Polysilizhim-Gate-Elektrode kann bei
einer n-Kanal-Ausfühning des MlS-Transistors zusätzlich
stark η-dotiert, bei einer p-Kanal-Ausführung stark
p-dotiert sein.
Hierzu 3 Blatt Zeichnungen
230222/393
Claims (10)
1. MIS-Transistor von kurzer Kanallänge mit
einem Halbleitersubstrat (1), in dem ein schwach
dotierter Oberflächenbereich (5) eines ersten Leitungstyps und in den Oberflächenbereich (5)
hineinreichende, stark dotierte Source- (6) und Drain-Zonen (7) vom ersten Leitungstyp angeordnet
sind und in dem außerdem ein Gebiet (13) vom zweiten Leitungstyp derart angeordnet ist, daß es
unterhalb der an die Substratoberfläche angrenzenden Source-Zone (6) verläuft und die Source-Zone
(6) wenigstens in Richtung auf die Drain-Zone (7) umschließt und seitlich von der Source-Zone (6) an
die Substratoberfläche angrenzt, wobei wenigstens die Source-Zone (6) und das Gebiet (13) vom
zweiten Leitungstyp implantierte Dotierstoffteilchen enthalten, und mit einer auf dem Substrat (1)
angeordneten Gatestruktur aus einem Gate-Isolator (21) und einer über dem Gebiet (13) vom zweiten
Leitungstyp angeordneten Gate-Elektrode (15), wobei die Gatestruktur eine in Richtung zur
Source-Zone (6) abnehmende Dicke hat, dadurch gekennzeichnet, daß das Konzentrationsmaximum
der Dotierstoffteilchen in dem Gebiet (13) vom zweiten Leitungstyp in geringem Abstand
neben dem Rand der Source-Zone (6) durch die Oberfläche des Substrats (1) tritt, so daß das Gebiet
(13) vom zweiten Leitungstyp innerhalb des Oberflächenbereichs (5) vom ersten Leitungstyp
liegt.
2. MIS-Transistor nach Anspruch !. dadurch
gekennzeichnet, daß die Drain-Zone als ^vergrabene Schicht« (52) ausgebildet ist, die in dem
Halbleitersubstrat (1) unter dem Oberflächenbereich (51) vom ersten Leitungslyp verläuft(Fig. 5).
3. MIS-Transistor nach Anspruch 1, dadurch gekennzeichnet, daß sich die Drain-Zone (7) seitlich
von der Source-Zone (6) befindet und an die Oberfläche des Halbleitersubstrates (1) angrenzt.
4. MlS-Transistor nach Anspruch 1 bis 3, dadurch
gekennzeichnet, daß das Halbleitersubstrat (1) aus Silizium besteht.
5. MlS-Transistor nach Anspruch 1 bis 4, dadurch gekennzeichnet, daß die Gebiete vom ersten
Leitungstyp mit n-Dotierstoff, die Gebiete vom zweiten Leitungstyp mit p-Dotierstoff dotiert sind.
6. MlS-Transistor nach Anspruch 5, dadurch gekennzeichnet, daß der n-Dotierstoff Phosphor und
der p-Dotierstoff Bor ist.
7. Verfahren zur Herstellung eines MIS-Transistors
nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß zunächst im Halbleitersubstrat
(1) der schwach dotierte Oberflächenbereich (5) und auf dem Halbleitersubstrat (1) der Teil der
Gatestruktur, der eine in Richtung auf den für die Source-Zone vorgesehenen Bereich keilförmig abnehmende
Dicke hat, hergestellt wird, daß der genannte Teil der Gatestruktur als Implantationsmaske bei der Implantation der Source-Zone (6) und
des Gebietes (13) vom zweiten Leitungstyp verwendet wird, daß die Implantation der Source-Zone (6)
mit Dotierstoffionen (8) vom ersten Leitungstyp mit einer solchen Implantationsenergie erfolgt, daß das
Konzentrationsmaximum dieser Dotierstoffionen (8) des ersten Leitungstyps von der Substratoberfläche
einen Abstand hat, der weniger als 0,2 μίτι beträgt,
und daß die Implantation des Gebietes (13) vom zweiten Leitungstyp mit Dotierstoffionen (9) des
zweiten Leitungstyps und mit einer solchen Implantationsenergie erfolgt, daß das Konzentrationsmaximum
der Dotierstoffionen (9) des zweiten Leitungstyps unterhalb der Source-Zone (6) verläuft und
unter dem keilförmigen Teil (31, 32) der Gatestruktur an die Substratoberfläche heranreicht.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß als Implantationsmaske eine auf dem
hi Halbleitersubstrat (!) befindliche Gate-Isolierschicht (2) mit einem Bereich keilförmig ansteigender Dicke
verwendet wird.
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß als Gate-Isolierschicht eine aus einer
li SiO2-Schicht und einer Phosphorsilikat-Glasschicht
bestehende Doppelschicht verwendet wird.
10. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß als Implantationsmaske eine Doppelschicht
aus einer Gate-Isolierschicht (2) und einer darauf befindlichen Schicht (22) aus polykristallinem
Silizium verwendet wird, wobei die Isolierschicht (2) in Nähe des Source-Gebietes weniger als 0,2 μιτι
dick ist und wobei die Schicht aus polykristallinem Silizium (22) zu ihren Rändern hin keilförmig
abnimmt.
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE2703877A DE2703877C2 (de) | 1977-01-31 | 1977-01-31 | MIS-Transistor von kurzer Kanallänge und Verfahren zu seiner Herstellung |
US05/870,216 US4190850A (en) | 1977-01-31 | 1978-01-17 | MIS field effect transistor having a short channel length |
FR7802331A FR2379168A1 (fr) | 1977-01-31 | 1978-01-27 | Transistor a effet de champ mis possedant une courte longueur de canal |
JP920178A JPS5396774A (en) | 1977-01-31 | 1978-01-30 | Short channel misfet transistor and method of producing same |
GB3619/78A GB1587773A (en) | 1977-01-31 | 1978-01-30 | Short-channel length mis fiield-effect transistors |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE2703877A DE2703877C2 (de) | 1977-01-31 | 1977-01-31 | MIS-Transistor von kurzer Kanallänge und Verfahren zu seiner Herstellung |
Publications (2)
Publication Number | Publication Date |
---|---|
DE2703877A1 DE2703877A1 (de) | 1978-08-03 |
DE2703877C2 true DE2703877C2 (de) | 1982-06-03 |
Family
ID=5999963
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2703877A Expired DE2703877C2 (de) | 1977-01-31 | 1977-01-31 | MIS-Transistor von kurzer Kanallänge und Verfahren zu seiner Herstellung |
Country Status (5)
Country | Link |
---|---|
US (1) | US4190850A (de) |
JP (1) | JPS5396774A (de) |
DE (1) | DE2703877C2 (de) |
FR (1) | FR2379168A1 (de) |
GB (1) | GB1587773A (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4341509C3 (de) * | 1993-11-23 | 2003-10-30 | Gold Star Electronics | MOS-Transistor und Verfahren zu dessen Herstellung |
Families Citing this family (40)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2754066A1 (de) * | 1977-12-05 | 1979-06-13 | Siemens Ag | Herstellung einer integrierten schaltung mit abgestuften schichten aus isolations- und elektrodenmaterial |
DE2754549A1 (de) * | 1977-12-07 | 1979-06-13 | Siemens Ag | Optoelektronischer sensor nach dem prinzip der ladungsinjektion |
DE2802838A1 (de) * | 1978-01-23 | 1979-08-16 | Siemens Ag | Mis-feldeffekttransistor mit kurzer kanallaenge |
US5191396B1 (en) * | 1978-10-13 | 1995-12-26 | Int Rectifier Corp | High power mosfet with low on-resistance and high breakdown voltage |
US4705759B1 (en) * | 1978-10-13 | 1995-02-14 | Int Rectifier Corp | High power mosfet with low on-resistance and high breakdown voltage |
JPS5553462A (en) * | 1978-10-13 | 1980-04-18 | Int Rectifier Corp | Mosfet element |
CA1138571A (en) * | 1978-12-15 | 1982-12-28 | Wolfgang M. Feist | Semiconductor structures and manufacturing methods |
DE2912535C2 (de) * | 1979-03-29 | 1983-04-07 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zur Herstellung eines MIS-Feldeffekt-Transistors mit einstellbarer, extrem kurzer Kanallänge |
DE2926417A1 (de) * | 1979-06-29 | 1981-01-22 | Siemens Ag | Dynamische halbleiterspeicherzelle und verfahren zu ihrer herstellung |
US4378629A (en) * | 1979-08-10 | 1983-04-05 | Massachusetts Institute Of Technology | Semiconductor embedded layer technology including permeable base transistor, fabrication method |
US5298787A (en) * | 1979-08-10 | 1994-03-29 | Massachusetts Institute Of Technology | Semiconductor embedded layer technology including permeable base transistor |
DE2947350A1 (de) * | 1979-11-23 | 1981-05-27 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von mnos-speichertransistoren mit sehr kurzer kanallaenge in silizium-gate-technologie |
DE3017313A1 (de) * | 1980-05-06 | 1981-11-12 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit hoher blockierspannung und verfahren zu seiner herstellung |
US4404576A (en) * | 1980-06-09 | 1983-09-13 | Xerox Corporation | All implanted MOS transistor |
US4300150A (en) * | 1980-06-16 | 1981-11-10 | North American Philips Corporation | Lateral double-diffused MOS transistor device |
DE3040775A1 (de) * | 1980-10-29 | 1982-05-13 | Siemens AG, 1000 Berlin und 8000 München | Mis-gesteuertes halbleiterbauelement |
EP0083447B1 (de) * | 1981-12-30 | 1989-04-26 | Thomson Components-Mostek Corporation | Dreifach diffundierte Anordnung mit kurzem Kanal |
US4574208A (en) * | 1982-06-21 | 1986-03-04 | Eaton Corporation | Raised split gate EFET and circuitry |
US4672423A (en) * | 1982-09-30 | 1987-06-09 | International Business Machines Corporation | Voltage controlled resonant transmission semiconductor device |
DE3301648A1 (de) * | 1983-01-19 | 1984-07-19 | Siemens AG, 1000 Berlin und 8000 München | Misfet mit eingangsverstaerker |
US4602965A (en) * | 1984-03-13 | 1986-07-29 | Communications Satellite Corporation | Method of making FETs in GaAs by dual species implantation of silicon and boron |
US4713681A (en) * | 1985-05-31 | 1987-12-15 | Harris Corporation | Structure for high breakdown PN diode with relatively high surface doping |
US4818715A (en) * | 1987-07-09 | 1989-04-04 | Industrial Technology Research Institute | Method of fabricating a LDDFET with self-aligned silicide |
US5550069A (en) * | 1990-06-23 | 1996-08-27 | El Mos Electronik In Mos Technologie Gmbh | Method for producing a PMOS transistor |
IT1250233B (it) * | 1991-11-29 | 1995-04-03 | St Microelectronics Srl | Procedimento per la fabbricazione di circuiti integrati in tecnologia mos. |
JP3435173B2 (ja) * | 1992-07-10 | 2003-08-11 | 株式会社日立製作所 | 半導体装置 |
GB9313843D0 (en) * | 1993-07-05 | 1993-08-18 | Philips Electronics Uk Ltd | A semiconductor device comprising an insulated gate field effect transistor |
EP0661735B1 (de) * | 1993-12-29 | 2001-03-07 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno | Verfahren zur Herstellung integrierter Schaltungen, insbesondere intelligenter Leistungsanordnungen |
DE69434937D1 (de) * | 1994-06-23 | 2007-04-19 | St Microelectronics Srl | Verfahren zur Herstellung von Leistungsbauteilen in MOS-Technologie |
US5817546A (en) * | 1994-06-23 | 1998-10-06 | Stmicroelectronics S.R.L. | Process of making a MOS-technology power device |
EP0689238B1 (de) * | 1994-06-23 | 2002-02-20 | STMicroelectronics S.r.l. | Verfahren zur Herstellung eines Leistungsbauteils in MOS-Technik |
DE69429915D1 (de) | 1994-07-04 | 2002-03-28 | St Microelectronics Srl | Verfahren zur Herstellung von Leistungsbauteilen hoher Dichte in MOS-Technologie |
JP2661561B2 (ja) * | 1994-10-27 | 1997-10-08 | 日本電気株式会社 | 薄膜トランジスタおよびその製造方法 |
JPH08316426A (ja) * | 1995-05-16 | 1996-11-29 | Nittetsu Semiconductor Kk | Mos型半導体装置およびその製造方法 |
US5869371A (en) * | 1995-06-07 | 1999-02-09 | Stmicroelectronics, Inc. | Structure and process for reducing the on-resistance of mos-gated power devices |
EP1035566A3 (de) * | 1999-03-03 | 2000-10-04 | Infineon Technologies North America Corp. | Verfahren zur Herstellung einer vergrabenen dotierten Schicht mit Verbindungsteilen in einem Halbleiterbauelement |
JP4198006B2 (ja) * | 2003-07-25 | 2008-12-17 | 株式会社リコー | 半導体装置の製造方法 |
KR100552809B1 (ko) * | 2003-12-24 | 2006-02-22 | 동부아남반도체 주식회사 | 드레인-소스 브레이크다운 전압을 개선한 반도체 소자 및그 제조 방법 |
US20060255412A1 (en) * | 2005-05-13 | 2006-11-16 | Nirmal Ramaswamy | Enhanced access devices using selective epitaxial silicon over the channel region during the formation of a semiconductor device and systems including same |
EP4053916B1 (de) * | 2021-03-01 | 2024-07-03 | Hitachi Energy Ltd | Leistungshalbleiterbauelement |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL6501946A (de) * | 1965-02-17 | 1966-08-18 | ||
GB1261723A (en) * | 1968-03-11 | 1972-01-26 | Associated Semiconductor Mft | Improvements in and relating to semiconductor devices |
GB1316555A (de) * | 1969-08-12 | 1973-05-09 | ||
JPS4831514B1 (de) * | 1969-09-18 | 1973-09-29 | ||
US3604990A (en) * | 1970-04-01 | 1971-09-14 | Gen Electric | Smoothly changing voltage-variable capacitor having an extendible pn junction region |
JPS53673B2 (de) * | 1971-11-04 | 1978-01-11 | ||
US3846822A (en) * | 1973-10-05 | 1974-11-05 | Bell Telephone Labor Inc | Methods for making field effect transistors |
US4001048A (en) * | 1974-06-26 | 1977-01-04 | Signetics Corporation | Method of making metal oxide semiconductor structures using ion implantation |
DE2460967A1 (de) * | 1974-12-21 | 1976-07-01 | Philips Patentverwaltung | Halbleiterbauelement mit einer mos-transistorstruktur |
FR2325194A1 (fr) * | 1975-09-16 | 1977-04-15 | Ibm | Dispositif de pompage de charge pour semi-conducteur et son procede de fabrication |
JPS6042626B2 (ja) * | 1976-05-18 | 1985-09-24 | 松下電器産業株式会社 | 半導体装置の製造方法 |
-
1977
- 1977-01-31 DE DE2703877A patent/DE2703877C2/de not_active Expired
-
1978
- 1978-01-17 US US05/870,216 patent/US4190850A/en not_active Expired - Lifetime
- 1978-01-27 FR FR7802331A patent/FR2379168A1/fr active Granted
- 1978-01-30 GB GB3619/78A patent/GB1587773A/en not_active Expired
- 1978-01-30 JP JP920178A patent/JPS5396774A/ja active Granted
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4341509C3 (de) * | 1993-11-23 | 2003-10-30 | Gold Star Electronics | MOS-Transistor und Verfahren zu dessen Herstellung |
Also Published As
Publication number | Publication date |
---|---|
JPH0130312B2 (de) | 1989-06-19 |
DE2703877A1 (de) | 1978-08-03 |
US4190850A (en) | 1980-02-26 |
FR2379168A1 (fr) | 1978-08-25 |
JPS5396774A (en) | 1978-08-24 |
GB1587773A (en) | 1981-04-08 |
FR2379168B1 (de) | 1984-01-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE2703877C2 (de) | MIS-Transistor von kurzer Kanallänge und Verfahren zu seiner Herstellung | |
EP0003231B1 (de) | MIS-Feldeffekttransistor mit kurzer Kanallänge und Verfahren zu dessen Herstellung | |
DE3853778T2 (de) | Verfahren zur Herstellung eines Halbleiterbauelements. | |
DE3932621C2 (de) | Feldgesteuerte Halbleitervorrichtung und Verfahren zu deren Herstellung | |
DE3939319C2 (de) | Verfahren zum Herstellen eines asymmetrischen Feldeffekttransistors | |
DE2212049C2 (de) | Verfahren zur Herstellung einer Halbleiteranordnung und Verfahren zur Herstellung eines Transistors | |
DE4219319B4 (de) | MOS-FET und Herstellungsverfahren dafür | |
DE1764056C2 (de) | Verfahren zum Herstellen einer Halbleiteranordnung | |
DE3884924T2 (de) | Verfahren zur Herstellung eines MIS-Transistors mit an den Endpunkten erhöhter dielektrischer Gate/Substrat-Grenzfläche. | |
DE19806838A1 (de) | Vertikaler Siliciumcarbid-MOSFET und Verfahren zur Herstellung desselben | |
DE3709708C2 (de) | Halbleitervorrichtung sowie Verfahren zur Herstellung eines Feldeffekttransistors | |
DE3734304A1 (de) | Verfahren zur herstellung einer integrierten mos-halbleiterschaltung | |
DE19642538A1 (de) | Halbleitereinrichtung und Herstellungsverfahren derselben | |
DE4212829A1 (de) | Verfahren zur herstellung von metall-oxid-halbleiter-feldeffekttransistoren | |
DE2636214A1 (de) | Feldeffekttransistor und verfahren zu seiner herstellung | |
DE69924338T2 (de) | Verfahren zur herstellung von halbleiterbauelementen mit einem graben-gate | |
DE2824419A1 (de) | Halbleitervorrichtung und verfahren zu deren herstellung | |
DE4101130C2 (de) | MOS-Feldeffekttransistor und Verfahren zu dessen Herstellung | |
DE68916182T2 (de) | Halbleitereinrichtung, z.B. Feldeffekttransistor, und Verfahren zur Herstellung derselben. | |
DE68916045T2 (de) | Halbleiteranordnung und Verfahren zum Herstellen derselben. | |
DE3018594A1 (de) | Verfahren zur herstellung eines fet | |
DE2758283C2 (de) | Verfahren zur Herstellung voneinander isolierter Halbleiterschaltungen | |
DE2724165A1 (de) | Oberflaechen-feldeffekttransistorvorrichtung | |
DE2854073A1 (de) | Feldeffekttransistor-anordnung sowie verfahren zu ihrer herstellung | |
DE2950413C2 (de) |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OAP | Request for examination filed | ||
OD | Request for examination | ||
D2 | Grant after examination | ||
8320 | Willingness to grant licences declared (paragraph 23) |