DE3939319C2 - Verfahren zum Herstellen eines asymmetrischen Feldeffekttransistors - Google Patents

Verfahren zum Herstellen eines asymmetrischen Feldeffekttransistors

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Description

Die Erfindung betrifft ein Verfahren zur Herstellung eines asymmetrischen Feldeffekttransistors.
Als dem erfindungsgemäßen Verfahren nächstkommendes Verfahren ist aus DE 29 15 024 A1 eines mit folgenden Schritten bekannt:
  • - Bildung einer aktiven Schicht eines ersten Leitfähigkeitstyps auf der Oberfläche eines Halbleitersubstrats;
  • - Bildung einer Gatevorbereitungsschicht auf einem Teil der Oberfläche der aktiven Schicht;
  • - Aufbringen einer Schutzschicht auf die Gatevorbereitungsschicht;
  • - Diffusion eines Dotierungsstoffs in die Gatevorbereitungsschicht von der freiliegenden Seite her, um eine Gatematerialschicht vorgegebener Breite zu erzielen, mit anschließendem Entfernen der Schutzschicht;
  • - Implantation eines Dotierungsstoffs in denjenigen Teil der aktiven Schicht, der nicht durch die Gatematerialschicht und die noch verbliebene Gatevorbereitungsschicht abgedeckt ist, um einen Sourcebereich zu bilden;
  • - Entfernen der noch verbliebenen Gatevorbereitungsschicht, wodurch die Gatematerialschicht als Gateelektrode verbleibt;
  • - Implantation eines Dortierungsstoffs in diejenigen Teile der aktiven Schicht, die nicht durch die Gateelektrode abgedeckt sind, um einen stark dotierten Sourcebereich und einen schwächer dotierten Drainbereich zu erhalten, wobei dieser Drainbereich und der Sourcebereich symmetrisch zur Gateelektrode liegen; und
  • - Bildung einer Sourceelektrode im Sourcebereich sowie einer Drainelektrode im Drainbereich.
Wie eben aufgeführt, liegen bei dem nach diesem Verfahren hergestellten Transistor der Drainbereich und der Sourcebereich symmetrisch zur Gateelektrode. Es ist jedoch wohlbekannt, z. B. aus DE-OS 20 00 093, US 4 559 693 und EP 0 275 905 A2, daß es vorteilhaft ist, zwischen dem Drainbereich und der Gateelektrode einen größeren Abstand einzuhalten als zwischen dem Sourcebereich und der Gateelektrode. Um dies zu erzielen, wird bei dem in EP 0 275 905 A2 beschriebenen Verfahren ein schmaler Photolackstreifen entlang der Gateelektrode auf der Seite des Drainbereichs angebracht, bevor der Drain- und der Sourcebereich dotiert werden. Ein gewünschter Abstand von Dotierungsbereichen von einer Gateelektrode läßt sich auch dadurch einstellen, und zwar mit sehr guter Toleranz, daß die Gateelektrode mit einem Oxidfilm abgedeckt wird, der dann anisotrop geätzt wird, so daß nur noch Teile gewünschter Breite der Oxidschicht benachbart zur Gateelektrode verbleiben. Ein solches Verfahren zum Erzeugen eines Drainbereichs und eines Sourcebereichs, die beide gleichweit von der Gateelektrode beabstandet sind, ist in EP 0 186 058 A1 beschrieben.
Mit Hilfe der eben genannten bekannten Verfahren könnte das eingangs genannte Verfahren so weitergebildet werden, daß nach dem Erzeugen der Gateelektrode entlang einer Seite derselben ein Schutzfilm angebracht wird, bevor das Dotieren zum Herstellen des Drainbereichs erfolgt, um dadurch einen Drainbereich und einen Sourcebereich zu erhalten, die asymmetrisch zur Gateelektrode liegen.
Problematisch beim eingangs genannten Verfahren ist u. a., daß sich die Breite der Gateelektrode durch die Seitenwanddiffusion nur mit relativ weiter Toleranz herstellen läßt.
Es bestand demgemäß die Aufgabe, ein Verfahren zum Herstellen eines asymmetrischen Feldeffekttransistors anzugeben, das zu geringen Toleranzen in den Abmessungen der wesentlichen Teile führt, also zu geringer Toleranz in der Breite der Gateelektrode und zu geringer Toleranz in den asymmetrischen Abständen des Drainbereichs und des Sourcebereichs von der Gateelektrode.
Das erfindungsgemäße Verfahren ist durch die Merkmale von Anspruch 1 gegeben. Vorteilhafte Weiterbildungen sind Gegenstand abhängiger Ansprüche.
Beim erfindungsgemäßen Verfahren wird die Gateelektrode mit Hilfe einer Ätzmaske hergestellt, was zu wesentlich kleineren Abmessungstoleranzen führt als die Herstellung mit Seitenwanddiffusion beim bekannten Verfahren. Durch diese Änderung in bezug auf die Herstellung der Gateelektrode ändert sich der gesamte Verfahrensablauf in Details erheblich, was durch Vergleich der eingangs aufgeführten Merkmalsauflistung für das bekannte Verfahren mit derjenigen von Patentanspruch 1 für das erfindungsgemäße Verfahren ersichtlich ist.
Ausführungsbeispiele der Erfindung werden nachfolgend unter Bezugnahme auf die Zeichnungen näher beschrieben Es zeigen:
Fig. 1(a) bis 1(d) Querschnittsstrukturen zur Erläuterung verschiedener Schritte eines Verfahrens zur Her­ stellung eines Feldeffekttransistors nach einem Ausführungsbeispiel der Erfindung,
Fig. 2(a) bis 2(d) Querschnittsstrukturen zur Erläuterung verschiedener Schritte eines Verfahrens zur Er­ zeugung eines Feldeffekttransistors nach einem anderen Ausführungsbeispiel der Erfindung,
Fig. 3(a) bis 3(d) Querschnittsstrukturen zur Erläuterung verschiedener Schritte eines Verfahrens zur Her­ stellung eines Feldeffekttransistors nach einem weiteren Ausführungsbeispiel der Erfindung,
Fig. 4, 5 und 6 Querschnittsstrukturen von Feldeffekttran­ sistoren in Übereinstimmung mit den Ausführungs­ beispielen der Erfindung,
Im folgenden wird ein Verfahren zur Herstellung eines FETs in Übereinstimmung mit der Erfindung anhand der Fig. 1(a) bis 1(d) näher erläutert. Zunächst liegt auf einem halbiso­ lierenden GaAs-Substrat 1 eine nicht dargestellte Isola­ tionsschutzschicht aus z. B. SiO, SiON oder SiN, die eine Dicke von mehreren 10 nm aufweist. Zum Vergleich beträgt die Dicke des GaAs-Substrats 1 typischer­ weise 600 µm. Bei vorhandenem Schutzfilm werden Siliciumio­ nen mit Energien von etwa 30 bis 50 KeV und bei einem Do­ tierungspegel von etwa 1 bis 6×1012 cm-2 in das Substrat 1 implantiert. Der Implantation folgt eine Temperung zwecks Aktivierung der implantierten Ionen. Sodann wird die Iso­ lationsschutzschicht durch ein geeignetes Ätzverfahren (Gate-Ätzen) entfernt. Durch den Ionenimplantations­ schritt wird eine aktive Schicht 3 innerhalb des Körpers des Substrats sowie an dessen Oberfläche erzeugt.
Sodann wird ein Gatematerial 2′ aus einen hitzebeständigen Metall oder eine hitzebeständige Metallegierung, wie etwa WN, WAl, WSi oder W, auf einem Teil der Oberfläche des Sub­ strats gebildet, der die aktive Schicht 3 enthält. Das Gatematerial 2′ wird durch ein Sputterverfahren oder durch ein CVD-Verfahren (Chemical-Vapor-Deposition-Verfahren) mit einer Dicke von etwa 0,2 bis 0,5 µm aufgebracht. Die Auf­ bringung des Gatematerials, das nur einen Teil der Oberflä­ che des Substrats 1 bedeckt, erfolgt durch eine gesteuerte Niederschlagung, z.B. durch Ätzen oder mit Hilfe der soge­ nannten Lift-off-Technik (Abhebetechnik). Unter Verwendung des Gatematerials 2′ als Ionenimplantationsmaske werden Si­ licium- oder Selenionen in den unmaskierten Teil des Sub­ strats 1 implantiert, und zwar bei Energien von etwa 50 bis 100 KeV und mit einer Dotierung, die etwa bei 1×1013 cm-2 oder darüber liegt. Diese Implantation von Dotierungsionen führt zu einem im Substrat 1 liegenden Sourcebereich 41 mit relativ hoher Dotierungskonzentration. Vorzugsweise wird unmittelbar nach diesem zweiten Ionenimplantationsschritt das Substrat bei etwa 800°C getempert, und zwar in einer Arsenwasserstoffatmosphäre, wenn das Substrat 1 GaAs ist, um die implantierten Ionen zu aktivieren. Die erhaltene Struktur ist in Fig. 1(a) dargestellt.
Das Gatematerial 2′ dient zur Bildung einer Gateelektrode 2, wozu eine Ätzmaske 5 aus Photoresist auf den Sourcebereich 41 und auf einen Teil des Gatematerials 2′ aufgebracht wird. Der Teil des Gatematerials 2′, der nicht durch die Maske 5 bedeckt ist, wird durch Ätzen entfernt, vorzugsweise durch Trockenätzen, also durch reaktives Io­ nenätzen (RIE) oder durch Elektron-Cyclotron-Resonanzätzen (ECR). Nach Bildung der Gateelektrode 2 wird eine Maske 6 aus einem isolierenden Film aus SiN, SiO2, SiO oder SiON auf die gesamte Oberfläche des Substrats aufge­ bracht, also auch auf den verbleibenden Teil der Maske 5, wie die Fig. 1(b) erkennen läßt.
Entsprechend der Fig. 1(c) wird dann derjenige Teil der Maske 6, der der aktiven Schicht 3 auf der Drainseite der Gateelektrode 2 gegenüberliegt, der also dem Sourcebereich 41 gegenüberliegt, durch Trockenätzen beseitigt. Vorzugs­ weise kommt eine anisotrope Trockenätztechnik zum Einsatz, beispielsweise die RIE- oder ECR-Ätztechnik unter Verwen­ dung eines Fluor enthaltenden Gases, wie z.B. CF6, NF3 oder SF6, mit Sauerstoff. Ein Teil 6′ des Isolationsfilms 6 verbleibt benachbart und angrenzend zur Gateelektrode 2 oberhalb der aktiven Schicht 3, also an der Seitenwand der Gateelektrode 2. Durch gesteuertes Ätzen läßt sich die Querbreite des nichtmetallischen Filmteils 6′ an der Seite der Gateelektrode 2 auf eine gewünschte Abmessung reduzie­ ren, so daß sich dieser Teil 6′ von der Gateelektrode 2 in einer Richtung erstreckt, die vom Sourcebereich 41 weg­ weist. Die Abmessung und die Breite der Gateelektrode 2 be­ stimmen die Kanallänge der fertigen FET-Einrichtung, während die Breite des Teils 6′ den Zwischenraum zwischen dem Drainbereich und der Gate­ elektrode 2 bestimmt. Unter Verwendung des zweiten Ätzmaskenteils 6′ und der Maske 5 als Implantationsmasken werden Silicium- oder Selenionen in das Substrat 1 implantiert, und zwar bei Energien von etwa 50 KeV sowie mit einer Dosis unterhalb von 1×1013 cm-2, um einen Drainbereich 42 mit relativ niedriger Dotierungskonzentration zu erhalten. Sowohl der Sourcebereich 41 als auch der Drainbereich 42 haben eine höhere Dotierungskonzentration als die aktive Schicht 3. Die Dotierungskonzentration im Drainbereich 42 ist jedoch relativ klein im Vergleich zur Dotierungskonzentration im Sourcebereich 41. Die unterschiedlichen Dotierungskonzen­ trationen bewirken, daß der Drainbereich 42 nicht so tief ist wie der Sourcebereich 41, wie in Fig. 1(c) dargestellt ist.
Nach dem dritten Ionenimplantationsschritt werden die ver­ bleibenden Teile der ersten und zweiten Ätzmasken 5 und 6′ entfernt. Sodann wird die Struktur wiederum bei 800°C für mehrere Minuten oder für mehrere 10 Minuten getempert, und zwar in einer Arsenwasserstoffatmosphäre, wenn das Substrat 1 GaAs ist, um die implantierten Ionen zu aktivieren. Wie bereits erwähnt, wird der Sourcebereich 41 nach Implanta­ tion getempert, und zwar in der in Fig. 1(a) gezeigten Her­ stellungsstufe. Der Temperschritt kann aber auch später er­ folgen und zur selben Zeit ausgeführt werden, wenn der Drainbereich 42 getempert wird. Die Arsenwasserstoffatmo­ sphäre liefert einen Arsenwasserstoff-Überdruck, der erfor­ derlich ist, wenn das Substrat 1 GaAs ist, um während des Temperns einen Arsenverlust des Substrats zu vermeiden.
Der vollständige Feldeffekttransistor ist in Fig. 1(d) dar­ gestellt. Er enthält eine Sourceelektrode 7 im Sourcebe­ reich 41 und eine Drainelektrode 8 im Drainbereich 42. Diese Elektroden werden typischerweise durch Mehrfach­ schichten aus Metallen oder Metallegierungen gebildet, bei­ spielsweise aus Gold/Germanium/Nickel/Gold oder Germanium/ Nickel/Gold.
Der oben beschriebene Prozeß ist im Hinblick auf den Sourcebereich 41 selbstausrichtend, da das Gatematerial 2′ als Ionenimplantationsmaske verwendet wird. Vorzugsweise ist ein kleiner Versatz zwischen der Gateelektrode 2 und der Grenzfläche zwischen der aktiven Schicht 3 und dem Source­ bereich 41 vorhanden. Dieser Versatz ist vor­ zugsweise kleiner als 0,2 µm. Der Versatz läßt sich mit Hil­ fe des in den Fig. 2(a) bis 2(d) beschriebenen Verfahrens einstellen. Das Verfahren nach den Fig. 1(a) bis 1(d) ist ebenfalls im Hinblick auf den Drainbereich 42 selbstaus­ richtend, da der zweite Maskierungsteil 6′ als Ionenimplan­ tationsmaske verwendet wird. Wie die Fig. 1(d) zeigt, ist der Abstand zwischen der Gateelektrode 2 und der Grenzflä­ che zwischen dem Drainbereich 42 und der aktiven Schicht 3 sehr viel größer als 0,2 µm. Diese Unterteilung kann bei der Erfindung sehr viel schneller und präziser eingestellt werden als bei bekannten Verfahren. Im Ergebnis läßt sich ein Feldeffekttransistor in Übereinstimmung mit der Erfin­ dung mit asymmetrisch angeordneter Gateelektrode und asym­ metrisch dotierten Source- und Drainbereichen herstellen, der einen niedrigen Gate-zu-Source-Widerstand, eine hohe Drain-Durchschlagspannung sowie eine hohe Stromtreiberfä­ higkeit aufweist. Die hohe Stromtreiberfähigkeit bewirkt, daß sich der FET vorteilhaft in analogen Schaltungen ein­ setzen läßt, z.B. in linearen oder integrierten Schaltun­ gen, und dergleichen.
Entsprechend der Fig. 2(a) werden dieselben Schritte wie zur Herstellung der Struktur nach Fig. 1(a) ausgeführt, und zwar bis zum ersten Ionenimplantationsschritt. Diese Schritte werden daher nicht nochmals beschrieben. Bevor der Ionenimplantationsschritt zur Bildung des Sourcebereichs 41 durchgeführt wird, wird ein Abstandsfilm 12 aus SiO, SiN, SiON oder SiO2 mit einer Dicke von weniger als 0,25 µm auf die freiliegende Oberfläche des Substrats 1 und auf das Gatematerial 2′ aufgebracht. Anschließend erfolgt derselbe erste Ionenimplantationsschritt, der bereits unter Bezug­ nahme auf die Fig. 1(a) beschrieben worden ist, um den Sourcebereich 41 zu bilden. Unmittelbar danach wird der Abstandsfilm 12 durch Ät­ zen entfernt. Sodann erfolgt ein Tempern der implantierten Schicht.
Die nachfolgenden Herstellungsschritte gemäß den Fig. 2(b) bis 2(d) sind dieselben, die bereits unter Bezugnahme auf die Fig. 1(b) bis 1(d) beschrieben worden sind. Die so er­ haltene Struktur unterscheidet sich jedoch leicht von der Struktur nach Fig. 1(d), und zwar infolge des zwischenzeit­ lich vorhandenen Abstandsfilms 12, durch den sichergestellt wird, daß die Gateelektrode 2 einen Abstand von der Grenz­ fläche aufweist, die zwischen der aktiven Schicht 3 und dem Sourcebereich 41 liegt. Die Strukturen nach den Fig. 1(d) und 2(d) weisen somit dieselben Vorteile bezüglich der Selbstausrichtung auf sowie eine hohe Stromtreiberfähigkeit und eine hohe Drain-Durchschlagsspannung.
Die Fig. 3(a) bis 3(d) zeigen Querschnittstrukturen zur Er­ läuterung unterschiedlicher Schritte eines Herstellungsver­ fahrens in Übereinstimmung mit einem weiteren Ausführungs­ beispiel der Erfindung. Zur Bildung der in Fig. 3(a) ge­ zeigten Struktur werden dieselben Herstellungsschritte aus­ geführt, wie sie bereits unter Bezugnahme auf die Fig. 1(a) bis 1(c) beschrieben worden sind. Alle Schritte zur Her­ stellung der Struktur nach Fig. 1(c) sind im Schritt nach Fig. 3(a) bereits vollständig durchlaufen worden. Zusätz­ lich zu diesen Schritten wird zur Bildung einer Maske 10 ein Maskierungsmaterial 9 aus Photoresist auf die so erhaltene Struktur aufgebracht, wobei das Maskierungsmaterial eine relativ kleine Viskosität auf­ weist. Das Maskierungsmaterial 9 weist eine dem Substrat 1 gegenüberlie­ gende Oberfläche auf, die relativ planar ist, wie die Fig. 3(a) erkennen läßt.
Entsprechend der Fig. 3(b) wird ein Trockenätzschritt aus­ geführt, um einen Teil des Materials 9, der darunterliegenden Maske 5 und des Maskenteils 6′ zu entfernen, und zwar im Bereich der Gateelektrode 2, so daß die mit einer Öffnung versehene Maske 10 erhalten wird. Durch den Ätzschritt wird also eine Öffnung gebildet, die die Gateelektrode 2 frei­ legt, wobei die Öffnung größer ist als die Gateelektrode. Dieses Ätzen erfolgt durch Ionenätzen unter Verwendung einer Gasmischung, die ein Fluor enthaltendes Gas, wie z.B. CF4 in Kombination mit Sauerstoff enthält. Die Ätzbedingungen werden so eingestellt, daß der Film 9, der Photoresist 5 und der Maskenteil 6′ mit im wesentlichen den gleichen Ätzraten geätzt werden.
Die die Öffnung enthaltende Maske 10 gemäß Fig. 3(b) wird in Übereinstimmung mit Fig. 3(c) benutzt, um auf der frei­ gelegten Gateelektrode 2 und auf dem benachbarten freige­ legten Teil der Maske 5 sowie auf dem Maskenteil 6′ einen Kontakt 13 mit niedrigem Widerstand zu bilden. Vorzugsweise enthält der Kontakt 13 mit niedrigem Widerstand mehrere Schichten aus Metall, beispielsweise aus Titan/Gold, Titan/ Molybdän/Gold oder Titan/Platin/Gold. In diesem Schritt überschüssig niedergeschlagenes Metall wird mit Hilfe der Lift-off-Technik entfernt, also durch Abheben der Lochmaske 10 und der Maske 5. Der Teil 6′ der zweiten Ätzmaske wird im allgemeinen während des Ablösungsschritts nicht ent­ fernt. Zuletzt werden eine Sourceelektrode 11a im Sourcebe­ reich 41 und eine Drainelektrode 11b im Drainbereich 42 ge­ bildet. Zur selben Zeit werden die Elektrodenmetalle auf der Spitze des Kontakts 13, der einen niedrigen Widerstand aufweist und auf der Gateelektrode 2 liegt, abgelagert. Der Kontakt 13 dient als Maske bei der Niederschlagung der Drain- und Sourceelektroden. Die Drain- und Sourceelektro­ den 11a und 11b bestehen typischerweise aus mehreren Me­ tallschichten, beispielsweise aus Gold/Germanium/Nickel/ Gold oder Gold/Nickel/Gold. Die Metallschichten oberhalb des Kontakts 13 tragen das Bezugszeichen 11. Das Vorhanden­ sein des Kontakts 13 mit niedrigem Widerstand auf der Gate­ elektrode 2 führt zu einer Reduzierung des Gatewiderstands und zu einer Verbesserung des Hochfrequenzverhaltens des FETs. Wie die Fig. 3(d) zeigt, wird der Ätzmaskenteil 6′ schließlich durch einen chemischen Ätzprozeß entfernt. Die­ ser Teil 6′ kann wahlweise aber auch an seiner ursprüngli­ chen Stelle verbleiben, um einen Leckstrom in der Einrich­ tung zu verringern.
Die Struktur nach Fig. 3(d) weist selbstausrichtende Mittel auf, so daß die Gateelektrode 2 mit der Grenzfläche zwi­ schen dem Sourcebereich 41 und der aktiven Schicht 3 fluch­ tet. Durch zusätzliche Aufnahme der in den Fig. 2(a) und 2(b) gezeigten Herstellungsschritte in das vohandene Her­ stellungsverfahren zwecks Bildung des zwischenzeitlich vor­ handenen Abstandsfilms 12 läßt sich die Schnittstelle zwi­ schen Sourcebereich und aktiver Schicht auch gegenüber der Seite der Gateelektrode 2 zuverlässig versetzen.
Die oben beschriebenen und dargestellten Einrichtungen sind sogenannte Metall-Schottky-Sperrschicht-Feldeffekttransi­ storen (MESFETs), bei denen eine Schottky-Sperrschicht zwi­ schen Gateelektrode 2 und aktiver Schicht 3 liegt. Die Er­ findung kann aber auch bei anderen FET-Strukturen zum Ein­ satz kommen, beispielsweise bei solchen, die in den Fig. 4, 5 und 6 dargestellt sind.
Die Fig. 4 zeigt einen Querschnitt eines Sperrschicht-Feld­ effekttransistors. Die Elemente dieser Einrichtung sind dieselben, die bereits unter Bezugnahme auf die Fig. 1(d) beschrieben worden sind mit Ausnahme der Schicht 51. Die Schicht 51 besteht aus einem Halbleitermaterial mit einer Leitfähigkeit, die derjenigen der aktiven Schicht 3 entge­ gengesetzt ist, und bildet mit der Schicht 3 einen gleich­ richtenden Übergang. In einem bevorzugten Ausführungsbei­ spiel ist die aktive Schicht 3 eine Schicht vom n-Typ, so daß die Schicht 51 zwischen der Gateelektrode 2 und der ak­ tiven Schicht 3 eine Schicht vom p-Typ ist. Die Struktur nach Fig. 4 kann mit irgendeinem der Verfahren erzeugt wer­ den, die unter Bezugnahme auf die Fig. 1, 2 und 3 beschrie­ ben worden sind, wobei jedoch ein zuätzlicher Schritt durchzuführen ist, in welchem eine dotierte Schicht zur Bildung des Elements 51 niedergeschlagen wird, und zwar nach Implantation der aktiven Schicht 3 und vor Nieder­ schlagung des Gatematerials 2′. Sowohl die besondere Struk­ tur nach Fig. 4 als auch die in den Fig. 5 und 6 gezeigten Strukturen verwenden ein Gate, das gegenüber dem Sourcebe­ reich 41 einen Abstand aufweist. Dieser Abstand wird da­ durch erhalten, daß beim entsprechenden Herstellungsprozeß das unter Bezugnahme auf die Fig. 2(a) bis 2(d) beschriebe­ ne Verfahren zusätzlich zur Anwendung gelangt. Die Schicht 51 kann durch irgendein geeignetes Verfahren niedergeschla­ gen werden, z.B. durch das CVD-Verfahren oder durch ein MOCVD-Verfahren (metallorganisches Chemical-Vapor-Deposi­ tion-Verfahren). Ferner kann zu diesem Zweck auch ein Mole­ kularstrahl-Epitaxieverfahren (MBE-Verfahren) eingesetzt werden.
Die Fig. 5 zeigt eine Abwandlung des Sperrschicht-Feldef­ fekttransistors nach Fig. 4 im Querschnitt. Entsprechend der Fig. 5 befindet sich ein Halbleiterbereich 61 mit einem Leitfähigkeitstyp entgegengesetzt zu demjenigen der aktiven Schicht 3 innerhalb der aktiven Schicht 3 und nicht auf der Oberfläche des Substrats 1, wie dies bei der Schicht 51 ge­ mäß Fig. 4 der Fall ist. Der dotierte Halbleiterbereich 61 kann durch Diffusion eines Dotierungsmittels in die aktive Schicht 3 oder durch einen Ionenimplantations­ schritt gebildet werden, der unmittelbar vor Niederschla­ gung des Gatematerials 2′ ausgeführt wird. Ansonsten ist die Herstellungsweise die gleiche, die bereits unter Bezug­ nahme auf die Fig. 4 beschrieben worden ist. Die Strukturen nach den Fig. 4 und 5 sind vorzugsweise auf GaAs FETs an­ wendbar.
Eine weitere Struktur eines FETs ist in Fig. 6 gezeigt. Zu­ sätzlich zu den Elementen des FETs nach Fig. 1(d) enthält die Struktur nach Fig. 8 eine elektrisch isolierende Schicht 71 zwischen der aktiven Schicht 3 und der Gateelek­ trode 2 auf der Oberfläche des Substrats 1. Diese MISFET- Struktur eignet sich insbesondere bei Verwendung von Mate­ rialien, wie z.B. InP, mit denen die Herstellung eines gleichrichtenden Übergangs manchmal schwierig ist. Die Struktur nach Fig. 6 kann durch dieselben Verfahren herge­ stellt werden, die auch zur Bildung der Struktur nach Fig. 4 zum Einsatz kommen. Davon abweichend ist lediglich, daß die Isolationsschicht auf der Oberfläche des Substrats 1 nach Bildung der aktiven Schicht 3 und vor Niederschlagung des Gatematerials 2′ erzeugt wird. Diese Isolationsschicht kann eine SiO2- oder SiN-Schicht sein oder eine eine Bandlücke aufweisende Schicht aus einer III-V-Le­ gierung, z.B. aus AlGaAs usw., statt GaAs. Ebenso wie die Schicht 51 in Fig. 4 wird auch die Schicht 71 durch die Gateelektrode 2 geschützt, die in einem nachfolgenden Her­ stellungsschritt erzeugt wird.
Die Strukturen nach den Fig. 4 bis 6 und ebenso nach den Fig. 1(d), 2(d) und 3(d) weisen signifikante Vorteile ge­ genüber den herkömmlichen FETs auf. Mit Hilfe der Erfindung lassen sich FETs erzeugen, die reproduzierbar mit präziser Gatelänge, asymmetrisch angeordneter Gateelektrode zwischen Source- und Drainbereich und mit asymmetrisch dotiertem Source- und Drainbereich herstellbar sind und die einen niedrigen Gate-zu-Source-Widerstand, eine hohe Drain-Durch­ schlagsspannung und ein verbessertes Hochfrequenzverhalten aufweisen.

Claims (14)

1. Verfahren zur Herstellung eines asymmetrischen Feldeffekttransi­ stors, mit folgender Schrittfolge:
  • - Bildung einer aktiven Schicht (3) eines ersten Leitfähig­ keitstyps in der Oberfläche eines Halbleitersubstrats (1);
  • - Bildung einer Gatematerialschicht (2′) auf einem Teil der Oberfläche des Substrats (1);
  • - Implantation eines Dotierungsstoffs in denjenigen Teil des Substrats (1), der nicht durch die Gatematerial­ schicht (2′) abgedeckt ist, um einen Sourcebereich (41) zu bilden;
  • - Niederschlagung einer ersten Ätzmaske (5) auf das Sub­ strat (1) oberhalb des Sourcebereichs (41) sowie auf ei­ nen Teil des Gatematerials (2′) und Beseitigung des un­ maskierten Gatematerials zwecks Bildung einer Gateelek­ trode (2) und zwecks Freilegung desjenigen Teils der Substratoberfläche, der auf der anderen Seite der Gateelektrode liegt als der Sourcebereich;
  • - Ausbildung einer zweiten Ätzmaske (6′) auf der frei­ gelegten Oberfläche des Substrats (1) benachbart zur Gate­ elektrode (2) an deren dem Sourcebereich (41) abgewand­ ten Seite;
  • - Implantation eines Dotierungsstoffs in denjenigen Teil des Substrats (1), der nicht durch die erste und die zweite Ätzmaske (5, 6′) abgedeckt ist, um einen Drainbe­ reich (42) zu erhalten, wobei dieser Drainbereich und der Sourcebereich asymmetrisch zur Gateelektrode liegen; und
  • - Entfernen der verbleibenden ersten Ätzmaske (5) und Bil­ dung einer Sourceelektrode (7) im Sourcebereich (41) so­ wie einer Drainelektrode (8) im Drainbereich (42).
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Implantierung des Dotierungsstoffs so durchgeführt wird, daß er im Sourcebereich (41) eine höhere Konzentra­ tion als im Drainbereich (42) aufweist.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß ein solches Gatematerial niedergeschlagen wird, das eine Schottky-Sperrschicht mit der aktiven Schicht (3) bil­ det.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß nach Bildung der aktiven Schicht (3) und vor Bildung der Gatematerialschicht (2′) ein Halbleitermaterial (51) eines zweiten Leitfähigkeitstyps niedergeschlagen wird, um einen gleichrichtenden Übergang mit der aktiven Schicht (3) zu bilden.
5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß nach Bildung der aktiven Schicht (3) und vor Bildung der Gatematerialschicht (2′) ein Halbleiterbereich (61) ei­ nes zweiten Leitfähigkeitstyps in der aktiven Schicht (3) gebildet wird, um einen gleichrichtenden Übergang zu erhal­ ten.
6. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß nach Bildung der aktiven Schicht (3) und vor Nieder­ schlagung der Gatematerialschicht (2′) eine elektrisch iso­ lierende Schicht (71) auf dem Substrat (1) gebildet wird.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß nach Bildung der aktiven Schicht (3) und vor Nieder­ schlagung der Gatematerialschicht (2′) eine halbisolierende Schicht auf dem Substrat (1) niedergeschlagen wird.
8. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Gateelektrode (2) so hergestellt wird, daß sie ei­ nen Abstand vom Sourcebereich (41) aufweist.
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß die Gateelektrode (2) so hergestellt wird, daß der Abstand der Gate­ elektrode (2) zum Sourcebereich (41) kleiner ist als zum Drainbereich (42).
10. Verfahren nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß nach Bildung der Gatematerialschicht (2′) und vor Bil­ dung des Sourcebereichs (41) ein Abstandsfilm (12) sowohl auf das Substrat (1) benachbart zur Gatematerialschicht (2′) als auch auf die Gatematerialschicht (2′) niederge­ schlagen wird, und daß dieser Abstandsfilm (12) wieder ent­ fernt wird, nachdem der Sourcebereich (41) gebildet worden ist, so daß dadurch die Gateelektrode (2) gegenüber dem Sourcebereich (41) beabstandet wird.
11. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß nach Bildung des Drainbereichs (42) und vor Entfernung der ersten Ätzmaske (5) ein Maskierungsmaterial (9) auf das Sub­ strat und auf die erste und zweite Ätzmaske (5, 6′) aufge­ bracht wird, daß in das Maskierungsmaterial (9) zur Ausbildung einer dritten Maske (10) eine Öffnung ge­ bildet wird, die der Gateelektrode (2) gegenüberliegt und größer als die Gateelektrode (2) ist, daß die Gateelektrode (2) freigelegt wird, und daß durch die Öffnung in der dritten Maske (10) hindurch eine Kontaktschicht (13) mit relativ niedrigem Widerstand auf der Gateelektrode (2) gebildet und anschließend die dritte Maske (10) entfernt wird.
12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß die Sourceelektroden (11a) und Drainelektroden (11b) unter Verwendung der einen relativ niedrigen Widerstand aufweisenden Kontaktschicht (13) als Maske hergestellt wer­ den.
13. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß Teile der zweiten Ätzmaske (6′) beseitigt werden, bevor die Source- und Drainelektroden niedergeschlagen werden.
14. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß als Kontaktschicht mit relativ niedrigem Widerstand Filme niedergeschlagen werden, die aus Titan/Gold, Titan/ Molybdän/Gold oder Titan/Platin/Gold bestehen.
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