JPS6180869A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6180869A JPS6180869A JP20231484A JP20231484A JPS6180869A JP S6180869 A JPS6180869 A JP S6180869A JP 20231484 A JP20231484 A JP 20231484A JP 20231484 A JP20231484 A JP 20231484A JP S6180869 A JPS6180869 A JP S6180869A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置、特に高周波トランジスタの寄生因
子を低減し、性能向上を図る半導体装置の製造方法に関
するものである。
子を低減し、性能向上を図る半導体装置の製造方法に関
するものである。
近来、高周波トランジスタは、動作周波数がＸ帯（８〜
１２Ｇ出）からに帯（１８〜２６Ｇ出）、血帯（２６〜
４０ＧＨｚ）とより高周波域での高性能化、高信頼性化
を目指しての研究開発が盛んに行なわれている。高性能
化を図るためには、トランジスタのゲート長の短縮、即
ちサブミクロン以下ゲートによるカットオフ周波数の増
加、ソース及びゲートの各寄生抵抗の低減等を実現しな
ければならない、従来、このような寄生抵抗の低減を図
９、サブミクロン以下ゲートのトランジスタの蝕遣方法
としては、昭和５８年度電子通信学会全国大会において
、発明者らが報告しているが、これは第２図（ＪＬ）に
示すように、まず能動層３２を設けてなる半絶縁性基板
３１上にゲート金八であるＡ４３３を被着し、通常の写
真蝕刻法により形したフォトレジストパターンあをマス
クに、例えば熱リン酸により第２図（ｂ）のように該Ａ
１３３をオーバーエツチングし、続いてオーミック金Ｆ
ｉ３５を被着し、第２図（ｅ）のよウニフォトレジスト
パターン３４ヲ除去するり７トオフ法でソース電極３６
、ドレイン電極３７およびゲート電極３８ｆ：形成し、
０．５ミクロンゲートでソース８ゲート電極間隔を０．
５ミクロンと短縮し、ソース抵抗を低減したトランジス
タを実現するものである。又、従来の別の製造方法とし
ては、１９７９年ＩＥＤＭにおいて、Ｋ、 ０ｈａｔａ
らが報告しているが、これは第３因（ａ）に示すように
、まず能動層４２を設けてなる半絶縁性基板４１上にス
ペーサ４３とな駆ｉへ膜を被着し、通常の写真蝕刻法に
より形成したフォトレジストパターン４４ヲマスクに該
スペーサ招をオーバエツチングし、能動層４２を掘り込
み、次いで第３図（ｂ）のようにゲート金ＭＡＡ！４５
を被着し、次に第３図（ｅ）のようにレジストパターン
劇を除去するリフトオフ法によりゲート電極４８を形成
し、続いてソース電極４Ｇ、ドレイン電極４７のオーミ
ック電極を形成することによって掘り込み構造により、
ソース抵抗の低減化を図った０、５ミクロンゲートトラ
ンジスタを実現するものである。
１２Ｇ出）からに帯（１８〜２６Ｇ出）、血帯（２６〜
４０ＧＨｚ）とより高周波域での高性能化、高信頼性化
を目指しての研究開発が盛んに行なわれている。高性能
化を図るためには、トランジスタのゲート長の短縮、即
ちサブミクロン以下ゲートによるカットオフ周波数の増
加、ソース及びゲートの各寄生抵抗の低減等を実現しな
ければならない、従来、このような寄生抵抗の低減を図
９、サブミクロン以下ゲートのトランジスタの蝕遣方法
としては、昭和５８年度電子通信学会全国大会において
、発明者らが報告しているが、これは第２図（ＪＬ）に
示すように、まず能動層３２を設けてなる半絶縁性基板
３１上にゲート金八であるＡ４３３を被着し、通常の写
真蝕刻法により形したフォトレジストパターンあをマス
クに、例えば熱リン酸により第２図（ｂ）のように該Ａ
１３３をオーバーエツチングし、続いてオーミック金Ｆ
ｉ３５を被着し、第２図（ｅ）のよウニフォトレジスト
パターン３４ヲ除去するり７トオフ法でソース電極３６
、ドレイン電極３７およびゲート電極３８ｆ：形成し、
０．５ミクロンゲートでソース８ゲート電極間隔を０．
５ミクロンと短縮し、ソース抵抗を低減したトランジス
タを実現するものである。又、従来の別の製造方法とし
ては、１９７９年ＩＥＤＭにおいて、Ｋ、 ０ｈａｔａ
らが報告しているが、これは第３因（ａ）に示すように
、まず能動層４２を設けてなる半絶縁性基板４１上にス
ペーサ４３とな駆ｉへ膜を被着し、通常の写真蝕刻法に
より形成したフォトレジストパターン４４ヲマスクに該
スペーサ招をオーバエツチングし、能動層４２を掘り込
み、次いで第３図（ｂ）のようにゲート金ＭＡＡ！４５
を被着し、次に第３図（ｅ）のようにレジストパターン
劇を除去するリフトオフ法によりゲート電極４８を形成
し、続いてソース電極４Ｇ、ドレイン電極４７のオーミ
ック電極を形成することによって掘り込み構造により、
ソース抵抗の低減化を図った０、５ミクロンゲートトラ
ンジスタを実現するものである。
しかしながら、従来のこのようなサイドエツチング法お
よびリフトオフ法によりサブばクロン長以下のゲート電
極を形成する方法では得られたゲート電極断面形状は等
方性エツチングおよびレジストマスク側面にゲート金属
Ｍが被着するために矩形ではなく台形状あるいは三角形
状になり、従って、ゲート抵抗の増加をもたらすことと
なる・特にトランジスタ特性の一層の高性能化の為に、
更にゲート長を帆２ミクロンまで短縮した場合に １
は、同一ゲート抵抗を得るために２．５倍のゲート高さ
が必要となるにもかかわらず、実際には前述の理由にと
もない第４図（ａ） 、 （ｂ）のゲート５１ 、５２
０形状に示すようにゲート高さを高くできず、一層のゲ
ート抵抗の増加をまねき、従って、トランジスタの性能
向上の面での大きな欠点となっていた。
よびリフトオフ法によりサブばクロン長以下のゲート電
極を形成する方法では得られたゲート電極断面形状は等
方性エツチングおよびレジストマスク側面にゲート金属
Ｍが被着するために矩形ではなく台形状あるいは三角形
状になり、従って、ゲート抵抗の増加をもたらすことと
なる・特にトランジスタ特性の一層の高性能化の為に、
更にゲート長を帆２ミクロンまで短縮した場合に １
は、同一ゲート抵抗を得るために２．５倍のゲート高さ
が必要となるにもかかわらず、実際には前述の理由にと
もない第４図（ａ） 、 （ｂ）のゲート５１ 、５２
０形状に示すようにゲート高さを高くできず、一層のゲ
ート抵抗の増加をまねき、従って、トランジスタの性能
向上の面での大きな欠点となっていた。
本発明はこのような従来の欠点を除去せしめてゲート抵
抗を低減し、性能向上をはかった半導体装置の！！遣方
法を提供することにある。
抗を低減し、性能向上をはかった半導体装置の！！遣方
法を提供することにある。
不発り］は導電型の半導体からなる能動層上に樹脂層を
塗布、高温ベータした後、スピン塗布、ベータした電気
絶縁ＩＶＪを設は更に１電性膜を設けた後、該導電性膜
および電気絶縁層をエツチング開口する工程と、引き続
き柄脂層をまずエツチングマスクよりも広い寸法、即ち
電気絶縁層がオーバハングになるようにエツチングする
工程と、エツチングマスクと同一寸法に能動層に達する
まで樹脂層をエツチング除去する工程と、露出した能動
層上に第１の金団層を被着し、次いでエツチングマスク
を除去した必、第２ 、 Ｅα３の全４層をゲート開口
部で樹脂層厚みよりも厚く被着する工程と、該開口部よ
りも広く、第２．第３の金属層をびうパターンのマスク
により第２．第３の金現層をエツチングする工程と、樹
脂層をエツチング除去するリフトオフ法により、断面略
アルファベットのＴ文字型をなすゲート電極を形成し、
次にオーミック金目を被着し、セルファライン的にソー
ス・ドレインのオーミック電極を形成する工程を行うこ
とを特徴とする半導体装置の製造方法である。
塗布、高温ベータした後、スピン塗布、ベータした電気
絶縁ＩＶＪを設は更に１電性膜を設けた後、該導電性膜
および電気絶縁層をエツチング開口する工程と、引き続
き柄脂層をまずエツチングマスクよりも広い寸法、即ち
電気絶縁層がオーバハングになるようにエツチングする
工程と、エツチングマスクと同一寸法に能動層に達する
まで樹脂層をエツチング除去する工程と、露出した能動
層上に第１の金団層を被着し、次いでエツチングマスク
を除去した必、第２ 、 Ｅα３の全４層をゲート開口
部で樹脂層厚みよりも厚く被着する工程と、該開口部よ
りも広く、第２．第３の金属層をびうパターンのマスク
により第２．第３の金現層をエツチングする工程と、樹
脂層をエツチング除去するリフトオフ法により、断面略
アルファベットのＴ文字型をなすゲート電極を形成し、
次にオーミック金目を被着し、セルファライン的にソー
ス・ドレインのオーミック電極を形成する工程を行うこ
とを特徴とする半導体装置の製造方法である。
本発明において、第１の金属層として高耐熱性ショット
キ金属であるＷ、 Ｍｏ、 Ｔａおよびそれらと５ｌｌ
Ｎの化合物を用い、第２の金属層として金属間反応のス
トッパおよび接着材となるＴｉ、Ｐｔｔ、また第３の金
属として電気導電率の大きいＡｕ、Ａｇを用いる。
キ金属であるＷ、 Ｍｏ、 Ｔａおよびそれらと５ｌｌ
Ｎの化合物を用い、第２の金属層として金属間反応のス
トッパおよび接着材となるＴｉ、Ｐｔｔ、また第３の金
属として電気導電率の大きいＡｕ、Ａｇを用いる。
本発明は上述の構成をとることにより従来技術の問題点
を解決した。即ち、スペーサとなる中間層ζ基板上の開
口幅はゲート寸法にして、第１の薄いショットキ全域で
ゲート長を決め、マスク側はオーバハング構造に広く開
口し、かつマスクを除去後に第２．第３の金属層を被着
するために、従来のようにマスク側面に被着して開口部
がふさがり、ある厚さ以上のゲート高さを得られないと
いう問題は解消され、ゲート抵抗の低減された高くて短
いゲート長のものが得られる。又、中間層に高己ベーク
した樹脂層音用いることにより、制御性に優れたドライ
エツチングのみによシ上述の形状が得られ、更に例えば
プラズマエツチングによって容易に除去できリフトオフ
のスペーサとしても良好である。一方、第１の金属層と
して高耐ハ性ショットキ遷移金員ヲ用いる事により、熱
的にも安定なショットキ特性が得られ、他方、これら金
４は抵抗率が高く、従って上層金属としては電気伝導率
の高い金圀石を厚く設けることによって、ゲート抵抗の
低減化全図ることができ、又、ショットキ金員と上層金
員との間にはそれらの金↓Ａ間反応のストッパおよび接
層性を強化する膜を形成することにより本発明が有効に
実現される。
を解決した。即ち、スペーサとなる中間層ζ基板上の開
口幅はゲート寸法にして、第１の薄いショットキ全域で
ゲート長を決め、マスク側はオーバハング構造に広く開
口し、かつマスクを除去後に第２．第３の金属層を被着
するために、従来のようにマスク側面に被着して開口部
がふさがり、ある厚さ以上のゲート高さを得られないと
いう問題は解消され、ゲート抵抗の低減された高くて短
いゲート長のものが得られる。又、中間層に高己ベーク
した樹脂層音用いることにより、制御性に優れたドライ
エツチングのみによシ上述の形状が得られ、更に例えば
プラズマエツチングによって容易に除去できリフトオフ
のスペーサとしても良好である。一方、第１の金属層と
して高耐ハ性ショットキ遷移金員ヲ用いる事により、熱
的にも安定なショットキ特性が得られ、他方、これら金
４は抵抗率が高く、従って上層金属としては電気伝導率
の高い金圀石を厚く設けることによって、ゲート抵抗の
低減化全図ることができ、又、ショットキ金員と上層金
員との間にはそれらの金↓Ａ間反応のストッパおよび接
層性を強化する膜を形成することにより本発明が有効に
実現される。
以下、本発明の具体的芙施例としてガリウム砒素ショッ
トキ障壁ゲート電界効果トランジスタ（以下ＧａＡｓ
ＭＥＳＦＥＴと称す）の場合について図面を参照して詳
細に説明する。第１図（ａ）〜（２））は本発明の実施
例を示す断面図であり、まず第１図（ａ）において半絶
縁性ＧａＡｓ基板１１にＳｉ＋３０をドース量：３Ｘ
１０ ”ｒｘ−２、加速エネルギ−７０ＫｅＶＯ条件で
打ち込み、８００℃で２０分間水素中でのアニールによ
り能動層目を形成する０次にレジス） ＡＺ−１３５０
（商品名）を３００Ｏｒｐｍを塗布し、紫外光照射後、
窒素雰囲気中にて、３００℃１時間ベータし、〜５００
０人厚のバノアァ層１３（樹脂層）を形成する０次いで
、Ｓｉ５．９（％） ＯＣＤフィルム（商品名）を５０
０Ｏｒｐｍで塗布し、２５０℃３０分間窒素中でベーク
し、５ｉｙｘ膜１４１−１０００λ形成する・次に半絶
縁性基板上へのＥＢ露光によるパターン形成の際の導通
用としてタングステン膜１５を形成し、続いて感荷電粒
子線性レジストであるＰＭＭＡ （Ｐｏｌｙ ｍｅｔｈ
７１ ｍｅｔｈａ−ｃｒｙｌａｔｅ ）レジスト１６を
塗布、ベークし電子ビーム露光により０．２ミクロンの
開口部１７を設ける。 １続いて該レジストパタ
ーンをマスクにタングステン膜１５．８１０．膜１４ｔ
−それぞれＳＦ、 、 ＣＦ４ガスを用いた平行平板型
反応性イオンビームエツチングによシエッチングし、開
口部１７ｆｃ転写する。次いでバッファ層１３を１ず、
０□ガスを用いた円筒型プラズマエツチングにより ２
００ （Ｗ） 、 １００ ｍＴｏｒｒの条件下におい
て、３５ｏｏＡエツチングしオーバエツチングによりマ
スクよりも広い開口部１８を形成する（第１図（ｂ））
。次に、連続してバッファ層１３ｔＯ，ガスを用いた平
行平板型反応性イオンビームエッチ／ダにより、１００
Ｗ ＋ ８０ｍＴｏｒｒの条件下において、ＧａＡｓ
能動層Ｌ２に到達するまでエツチングし、マスクと同一
寸法のＧ１３０部１９を形成する（第１図（Ｃ））。尚
、この時、最上層ＰＭＭＡ １６はエツチング除去され
る。続いてスパッタ蒸着により第１の金Ｓｉであるタン
グステン２０を１５００ Ａ被着する（８１図（ｄ）
’） 、次いでＳｔｏｗ ＬＣＤ １４を弗酸＋水（１
：１０ ）で除去した後、第２の全屈であるチタン２１
および第３の金属である金２２をそれぞれスパッタ蒸着
により３００人、 ６０００人被着する（第１図（ｅ）
）。
トキ障壁ゲート電界効果トランジスタ（以下ＧａＡｓ
ＭＥＳＦＥＴと称す）の場合について図面を参照して詳
細に説明する。第１図（ａ）〜（２））は本発明の実施
例を示す断面図であり、まず第１図（ａ）において半絶
縁性ＧａＡｓ基板１１にＳｉ＋３０をドース量：３Ｘ
１０ ”ｒｘ−２、加速エネルギ−７０ＫｅＶＯ条件で
打ち込み、８００℃で２０分間水素中でのアニールによ
り能動層目を形成する０次にレジス） ＡＺ−１３５０
（商品名）を３００Ｏｒｐｍを塗布し、紫外光照射後、
窒素雰囲気中にて、３００℃１時間ベータし、〜５００
０人厚のバノアァ層１３（樹脂層）を形成する０次いで
、Ｓｉ５．９（％） ＯＣＤフィルム（商品名）を５０
０Ｏｒｐｍで塗布し、２５０℃３０分間窒素中でベーク
し、５ｉｙｘ膜１４１−１０００λ形成する・次に半絶
縁性基板上へのＥＢ露光によるパターン形成の際の導通
用としてタングステン膜１５を形成し、続いて感荷電粒
子線性レジストであるＰＭＭＡ （Ｐｏｌｙ ｍｅｔｈ
７１ ｍｅｔｈａ−ｃｒｙｌａｔｅ ）レジスト１６を
塗布、ベークし電子ビーム露光により０．２ミクロンの
開口部１７を設ける。 １続いて該レジストパタ
ーンをマスクにタングステン膜１５．８１０．膜１４ｔ
−それぞれＳＦ、 、 ＣＦ４ガスを用いた平行平板型
反応性イオンビームエツチングによシエッチングし、開
口部１７ｆｃ転写する。次いでバッファ層１３を１ず、
０□ガスを用いた円筒型プラズマエツチングにより ２
００ （Ｗ） 、 １００ ｍＴｏｒｒの条件下におい
て、３５ｏｏＡエツチングしオーバエツチングによりマ
スクよりも広い開口部１８を形成する（第１図（ｂ））
。次に、連続してバッファ層１３ｔＯ，ガスを用いた平
行平板型反応性イオンビームエッチ／ダにより、１００
Ｗ ＋ ８０ｍＴｏｒｒの条件下において、ＧａＡｓ
能動層Ｌ２に到達するまでエツチングし、マスクと同一
寸法のＧ１３０部１９を形成する（第１図（Ｃ））。尚
、この時、最上層ＰＭＭＡ １６はエツチング除去され
る。続いてスパッタ蒸着により第１の金Ｓｉであるタン
グステン２０を１５００ Ａ被着する（８１図（ｄ）
’） 、次いでＳｔｏｗ ＬＣＤ １４を弗酸＋水（１
：１０ ）で除去した後、第２の全屈であるチタン２１
および第３の金属である金２２をそれぞれスパッタ蒸着
により３００人、 ６０００人被着する（第１図（ｅ）
）。
続いてゲート開口部１７よジ広く、金２２を峻うように
通常の写其蝕刻法により形成したレジストパターン２３
ヲマスクに金２２、チタン２１ヲイオンミリングにより
バッファ層１３に到達するまでエツチングする（第１図
（ｆ））。次にＯ，ガスを用いた円筒型プラズマエツチ
ングにより １００ （Ｗ） １００ ｍＴｏｒｒの条
件下でバッファ層１３をエツチング除去する・尚、この
時、レジストパターンおけエツチング除去される。続い
てオーミック金属ＡｕＧｅ／Ｎｉ ２４を蒸着する事に
より、第１図（ロ）に示すようにアルファベットのＴ文
字型類似形状のゲート電極部に対してセルフアライメン
ト的にノース電極部、ドレイン電極２６が形成され、０
．２ミクロン長のＴ型ゲー）ＧａＡｓ ＭＥＳＦＥＴ
カ得られる。
通常の写其蝕刻法により形成したレジストパターン２３
ヲマスクに金２２、チタン２１ヲイオンミリングにより
バッファ層１３に到達するまでエツチングする（第１図
（ｆ））。次にＯ，ガスを用いた円筒型プラズマエツチ
ングにより １００ （Ｗ） １００ ｍＴｏｒｒの条
件下でバッファ層１３をエツチング除去する・尚、この
時、レジストパターンおけエツチング除去される。続い
てオーミック金属ＡｕＧｅ／Ｎｉ ２４を蒸着する事に
より、第１図（ロ）に示すようにアルファベットのＴ文
字型類似形状のゲート電極部に対してセルフアライメン
ト的にノース電極部、ドレイン電極２６が形成され、０
．２ミクロン長のＴ型ゲー）ＧａＡｓ ＭＥＳＦＥＴ
カ得られる。
本発明によって得られたＧａＡｓ５ ＭＥＳＦ′Ｆ：ｒ
（第１図（ｇ）に示すもの）と従来の製造方法によって
得られたもの（第４図（ａ） 、 （ｂ）に示すもの）
とを比較すると、本発明のものは中間層に高温ベーク樹
脂層を、ゲートマスクとしてスピン塗布し、樹脂層より
低温ベークで耐スパツタ性に優れ、弱酸で腐喰される電
気絶縁層を用いたため、マスク側面にゲート金属が付着
して断面形状が三角形となったり、あるいは厚みに限界
が生じたりすることなく、ゲート膜厚が厚く、アルファ
ベットのＴ文字型で断面積の大きいゲート電極を形成す
ることが出来る。
（第１図（ｇ）に示すもの）と従来の製造方法によって
得られたもの（第４図（ａ） 、 （ｂ）に示すもの）
とを比較すると、本発明のものは中間層に高温ベーク樹
脂層を、ゲートマスクとしてスピン塗布し、樹脂層より
低温ベークで耐スパツタ性に優れ、弱酸で腐喰される電
気絶縁層を用いたため、マスク側面にゲート金属が付着
して断面形状が三角形となったり、あるいは厚みに限界
が生じたりすることなく、ゲート膜厚が厚く、アルファ
ベットのＴ文字型で断面積の大きいゲート電極を形成す
ることが出来る。
中間層に樹脂層を用いる効果としては、更に例えば酸化
膜スペーサの様に弗酸系の化学エツチング′ｔＬを用い
て、金属層を侵す恐れのあるのとは異なり、０．プラズ
マにより容易にエツチング、ゲートリフトオフできる点
が挙げられる１本発明の様にショットキ金属となる第１
の金属とその上に積層していく第２．第３の金属層を別
のプロセス工程で被着する事によシ、金桟材料の選択に
当たり、信頼性も考慮したショットキ特性とゲート抵抗
の低減化を独立に考える事が出来る。即ち、第１層金憾
としてショットキ特性として優れる高耐熱性遷移金Ｉｒ
４を用いた場合にはこれらは従来のＭに比較すると高抵
抗であり、単体金属でＴ型ゲートを形成してもゲート抵
抗の低減化は図れない、そこで該第１層金属を薄く被着
した後、勤のような電気伝導率の大きな材料を厚く、金
属間反応のストッパおよび接着材を介して積層する事に
よって容易にＴ型構造で効果的にゲート抵抗の低減をは
かることができる。
膜スペーサの様に弗酸系の化学エツチング′ｔＬを用い
て、金属層を侵す恐れのあるのとは異なり、０．プラズ
マにより容易にエツチング、ゲートリフトオフできる点
が挙げられる１本発明の様にショットキ金属となる第１
の金属とその上に積層していく第２．第３の金属層を別
のプロセス工程で被着する事によシ、金桟材料の選択に
当たり、信頼性も考慮したショットキ特性とゲート抵抗
の低減化を独立に考える事が出来る。即ち、第１層金憾
としてショットキ特性として優れる高耐熱性遷移金Ｉｒ
４を用いた場合にはこれらは従来のＭに比較すると高抵
抗であり、単体金属でＴ型ゲートを形成してもゲート抵
抗の低減化は図れない、そこで該第１層金属を薄く被着
した後、勤のような電気伝導率の大きな材料を厚く、金
属間反応のストッパおよび接着材を介して積層する事に
よって容易にＴ型構造で効果的にゲート抵抗の低減をは
かることができる。
この様にして得られたＧａＡａ ＭＥＳＦＥＴは従来の
ものに比べ断面積および全域材料の比抵抗からゲート抵
抗を試算すると従来の５．４０から２．２０に低減され
る。その結果、１２ ＧＨｚにおける雑音指数が２．４
（ｉ Ｂから１．９ ｄ Ｂに改善されることになる
。
ものに比べ断面積および全域材料の比抵抗からゲート抵
抗を試算すると従来の５．４０から２．２０に低減され
る。その結果、１２ ＧＨｚにおける雑音指数が２．４
（ｉ Ｂから１．９ ｄ Ｂに改善されることになる
。
以上実施例においては、Ｔ型ゲートの傘がドレイン電極
側に長い、即ちゲート・ドレイン電極間隔を長くしたオ
フセットゲート形状の場合を示しているが、ゲート金属
エツチング用マスク詔のパターン形状に依存すのもので
あり、容易に実現できる。
側に長い、即ちゲート・ドレイン電極間隔を長くしたオ
フセットゲート形状の場合を示しているが、ゲート金属
エツチング用マスク詔のパターン形状に依存すのもので
あり、容易に実現できる。
また、実施例ではＧ ａ Ａ ｓについて述べているが
、８１ ｚ Ｉ ｎＡｓでもよく、材料は本発明を何ら
限定するものではない。
、８１ ｚ Ｉ ｎＡｓでもよく、材料は本発明を何ら
限定するものではない。
＋、ｔｇｍｉｏｔｍ＊ｉａ” １
第１図（ａ）〜（ｇ）は本発明の半導体装置の製造方法
を工程［Ｋ示す断面図、第２図（ａ）〜（ｃ）は従来の
半導体装置の製造方法を工程順に示す断面図、第３図（
ａ）〜（ｃ）は従来の別の半導体装置の製造方法を工程
ｊ狐に示す断面図、第４図（ａ） 、 （ｂ）は従来の
半導体装置の製造方法により得られたトランジスタの断
面図である。
第１図（ａ）〜（ｇ）は本発明の半導体装置の製造方法
を工程［Ｋ示す断面図、第２図（ａ）〜（ｃ）は従来の
半導体装置の製造方法を工程順に示す断面図、第３図（
ａ）〜（ｃ）は従来の別の半導体装置の製造方法を工程
ｊ狐に示す断面図、第４図（ａ） 、 （ｂ）は従来の
半導体装置の製造方法により得られたトランジスタの断
面図である。
１１．３１，４１・・・半絶縁性基板、Ｌ２．３２．４
２・・・能動層、１３・・・バッファ１’Ｇ、１４・・
・Ｓｉｎ、、１５・・・夕／ゲステン、１６・・・ＰＭ
ＭＡ、１７・・・開口部、工８・・・第１のバッファ層
開口部、１９・・・第２のバッファ層開口部、２０・・
・Ｗ、２１・・・Ｔｉ、 ２２・・・Ｍ、２３ 、４４
・・・レジストパターン、２４゜３５− ＡｕＧｅ／Ｎ
ｉ 、 ２５．３６．４６−ソース電極、２６，３７．
４７−・・ドレイン電極、２７．３８．４８，５１．５
２・・・ゲート電極、３４・・・フォトレジスト、３３
、４５・・・Ｍ、４３・−・スペーサＳｉｎ。
２・・・能動層、１３・・・バッファ１’Ｇ、１４・・
・Ｓｉｎ、、１５・・・夕／ゲステン、１６・・・ＰＭ
ＭＡ、１７・・・開口部、工８・・・第１のバッファ層
開口部、１９・・・第２のバッファ層開口部、２０・・
・Ｗ、２１・・・Ｔｉ、 ２２・・・Ｍ、２３ 、４４
・・・レジストパターン、２４゜３５− ＡｕＧｅ／Ｎ
ｉ 、 ２５．３６．４６−ソース電極、２６，３７．
４７−・・ドレイン電極、２７．３８．４８，５１．５
２・・・ゲート電極、３４・・・フォトレジスト、３３
、４５・・・Ｍ、４３・−・スペーサＳｉｎ。
特許出顯入 日本電気株式会社
第１図
（Ｑ）
（ｂ）
（Ｃ）
第１図
（ｄ）
（ｅ）
（ｆ）
第１図
箆２図
第２図
（Ｃ）
第３図
（Ｑ）
（ｂ）
第３図
（Ｃ）
第４図
（Ｑ）
（ｂ）
Claims (1)
- （１）導電型の半導体からなる能動層上に樹脂層を塗布
、高温ベークした後、スピン塗布、ベークした電気絶縁
層を設け、更に導電圧膜を設けた後、該導電性膜上に設
けた感荷電粒子線性レジストパターンをマスクとして、
導電性膜および電気絶縁層をエッチング開口する工程と
、引き続き該樹脂層をまずエッチングマスクよりも広い
寸法にエッチングする工程と、エッチングマスクと同一
寸法に能動層に達するまで該樹脂層をエッチング除去す
る工程と、露出した能動層上に第１の金属層を被着し、
次いでエッチングマスクを除去した後、第２、第３の金
属層をゲート開口部で樹脂層よりも厚く被着する工程と
、該開口部より広く、第２、第３の金属層を覆うパター
ンのマスクにより、第２、第３の金属層をエッチングす
る工程と、樹脂層をエッチング除去するリフトオフ法に
より、断面略Ｔ型をなすゲート電極を形成し、次にオー
ミック金属を被着し、セルフアライン的にソース、ドレ
インのオーミック電極を形成する工程を行うことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20231484A JPS6180869A (ja) | 1984-09-27 | 1984-09-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20231484A JPS6180869A (ja) | 1984-09-27 | 1984-09-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6180869A true JPS6180869A (ja) | 1986-04-24 |
Family
ID=16455490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20231484A Pending JPS6180869A (ja) | 1984-09-27 | 1984-09-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6180869A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4871687A (en) * | 1985-01-28 | 1989-10-03 | Telettra Telefonia Elettronica E Radio S.P.A. | Method of fabricating a MESFET transistor with gate spaced above source electrode by layer of air or the like |
| JPH022640A (ja) * | 1987-12-23 | 1990-01-08 | Internatl Standard Electric Corp | 自己整列ゲートｆｅｔの製造方法 |
| US5036017A (en) * | 1988-11-29 | 1991-07-30 | Mitsubishi Denki Kabushiki Kaisha | Method of making asymmetrical field effect transistor |
-
1984
- 1984-09-27 JP JP20231484A patent/JPS6180869A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4871687A (en) * | 1985-01-28 | 1989-10-03 | Telettra Telefonia Elettronica E Radio S.P.A. | Method of fabricating a MESFET transistor with gate spaced above source electrode by layer of air or the like |
| JPH022640A (ja) * | 1987-12-23 | 1990-01-08 | Internatl Standard Electric Corp | 自己整列ゲートｆｅｔの製造方法 |
| US5036017A (en) * | 1988-11-29 | 1991-07-30 | Mitsubishi Denki Kabushiki Kaisha | Method of making asymmetrical field effect transistor |
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