JPS63273363A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63273363A JPS63273363A JP10830987A JP10830987A JPS63273363A JP S63273363 A JPS63273363 A JP S63273363A JP 10830987 A JP10830987 A JP 10830987A JP 10830987 A JP10830987 A JP 10830987A JP S63273363 A JPS63273363 A JP S63273363A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に微小ゲート
長を有する半導体装置の製造方法に関する。
長を有する半導体装置の製造方法に関する。
マイクロ波デバイスにおけるＧａＡｓ ＭＥＳＦＥＴ
やＩＣは数十ＧＨｚの超高周波帯で高利得を得るために
０．２５〜０．５μｍのゲート長寸法が要求され、この
ゲート電極はＷ、Ｔａ、Ｍｏなどの高融点金属あるいは
高融点金属硅化物に低抵抗化のＡｕを積層した構成が採
用されている。
やＩＣは数十ＧＨｚの超高周波帯で高利得を得るために
０．２５〜０．５μｍのゲート長寸法が要求され、この
ゲート電極はＷ、Ｔａ、Ｍｏなどの高融点金属あるいは
高融点金属硅化物に低抵抗化のＡｕを積層した構成が採
用されている。
第２図は従来の半導体装置の一例を説明するための半導
体チップの断面図である。
体チップの断面図である。
第２図に示すように、半絶縁性ＧａＡｓ基板１の上に設
けられたＮ型活性層２の表面に膜厚ｔ１が０．５μｍの
酸化シリコン膜３を設け、酸化シリコン膜３を選択的に
エツチングしてゲート長ＬＧ＝０．５μｍの開口部を設
ける。次に、前記開口部を含む表面にゲート電極を構成
する材料のＷＳ ｉ 、Ｔｉ 、Ｐｔ、Ａｕを順次堆積
し、これを選択的にエツチングして前記開口部に膜厚０
．７μｍのゲート電極７を形成する。このとき開口部の
縦横比ｔ ／ Ｌ ｏが１以上になると開口部上端でシ
ャドウィング効果を生じゲート電極７に空洞８を生ずる
ことがある。
けられたＮ型活性層２の表面に膜厚ｔ１が０．５μｍの
酸化シリコン膜３を設け、酸化シリコン膜３を選択的に
エツチングしてゲート長ＬＧ＝０．５μｍの開口部を設
ける。次に、前記開口部を含む表面にゲート電極を構成
する材料のＷＳ ｉ 、Ｔｉ 、Ｐｔ、Ａｕを順次堆積
し、これを選択的にエツチングして前記開口部に膜厚０
．７μｍのゲート電極７を形成する。このとき開口部の
縦横比ｔ ／ Ｌ ｏが１以上になると開口部上端でシ
ャドウィング効果を生じゲート電極７に空洞８を生ずる
ことがある。
上述した従来の半導体装置の製造方法は、ゲート長を短
縮していくとゲート電極に空洞を生じてゲート電極の抵
抗の増大や、後工程における熱処理でゲート電極の膨れ
を生じるという問題点がある。
縮していくとゲート電極に空洞を生じてゲート電極の抵
抗の増大や、後工程における熱処理でゲート電極の膨れ
を生じるという問題点がある。
本発明は、微小ゲート長のゲート電極を精度よく形成で
きる半導体装置の製造方法を提供することにある。
きる半導体装置の製造方法を提供することにある。
本発明の半導体装置の製造方法は、活性層を有する砒化
ガリウム基板上に第１の絶縁膜を堆積し該第１の絶縁膜
に選択的に開口部を設ける工程と、該開口部を含む表面
に第２の絶縁膜を堆積し異方性エツチング法により前記
第２の絶縁膜を前記開口部の前記第１の絶縁膜側壁の一
部にのみ前記第２の絶縁膜を残して前記開口部が階段状
になるように前記第２の絶縁膜を除去する工程と、前期
開口部を含む表面に導電膜を堆積し該導電膜を選択的に
エツチングして除去しゲート電極を形成する工程とを含
んで構成される。
ガリウム基板上に第１の絶縁膜を堆積し該第１の絶縁膜
に選択的に開口部を設ける工程と、該開口部を含む表面
に第２の絶縁膜を堆積し異方性エツチング法により前記
第２の絶縁膜を前記開口部の前記第１の絶縁膜側壁の一
部にのみ前記第２の絶縁膜を残して前記開口部が階段状
になるように前記第２の絶縁膜を除去する工程と、前期
開口部を含む表面に導電膜を堆積し該導電膜を選択的に
エツチングして除去しゲート電極を形成する工程とを含
んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
めの工程順に示した半導体チップの断面図である。
まず、第１図（ａ）に示すように、半絶縁性ＧａＡｓ基
板１の上に形成したＮ型活性層２の表面に酸化シリコン
層３を厚さｔｔ＝０．５μｍに形成し、酸化シリコン層
３の表面に１．０．ｔｔｍ幅の開ロバターンを有するホ
トレジスト膜４を設け、ホトレジスト膜４をマスクとし
てＣＦ４系ガスの反応性イオンエツチング法（以下ＲＩ
Ｅ法と記す）により酸化シリコンＷＡ４を垂直にエツチ
ングして除去し、開口部５を設ける。
板１の上に形成したＮ型活性層２の表面に酸化シリコン
層３を厚さｔｔ＝０．５μｍに形成し、酸化シリコン層
３の表面に１．０．ｔｔｍ幅の開ロバターンを有するホ
トレジスト膜４を設け、ホトレジスト膜４をマスクとし
てＣＦ４系ガスの反応性イオンエツチング法（以下ＲＩ
Ｅ法と記す）により酸化シリコンＷＡ４を垂直にエツチ
ングして除去し、開口部５を設ける。
次に、第１図（ｂ）に示すように、ホトレジスト膜４を
除去した後、開口部５を含む表面にスパッタリング法に
より窒化シリコン膜６を堆積する。このとき、窒化シリ
コン膜６の平坦部の膜厚ｔ２と開口部５の側壁部の膜厚
Ｌｓｗの関係をあらかじめ実験的に把握しておき、実施
例では１２＝０．４μｍのときＬ ｓｗ＝ ０．２５μ
ｍを得た。
除去した後、開口部５を含む表面にスパッタリング法に
より窒化シリコン膜６を堆積する。このとき、窒化シリ
コン膜６の平坦部の膜厚ｔ２と開口部５の側壁部の膜厚
Ｌｓｗの関係をあらかじめ実験的に把握しておき、実施
例では１２＝０．４μｍのときＬ ｓｗ＝ ０．２５μ
ｍを得た。
次に、第１図（Ｃ）に示すように、ＲＩＥ法や反応性イ
オンビームエツチング法により、エツチングガスとして
ＣＦ Ｊ ＋０２又はＣＦ４＋８２等を用いて異方性エ
ツチングを行い、開口部５の側壁に窒化シリコン膜６の
高さが約ｔ１／２になるように残して窒化シリコン膜６
を除去する。ここで、酸化シリコン膜３に対する窒化シ
リコン膜６のエツチング速度が３倍以上になるようにＣ
Ｆ４ガスに対する０２ガスあるいはＨ２ガスの分圧を調
整することにより、開口部側壁の窒化シリコン膜６の高
さを０゜２５μｍに減らしても酸化シリコン膜３の膜厚
の減少は８００Å以下に抑えることができる。
オンビームエツチング法により、エツチングガスとして
ＣＦ Ｊ ＋０２又はＣＦ４＋８２等を用いて異方性エ
ツチングを行い、開口部５の側壁に窒化シリコン膜６の
高さが約ｔ１／２になるように残して窒化シリコン膜６
を除去する。ここで、酸化シリコン膜３に対する窒化シ
リコン膜６のエツチング速度が３倍以上になるようにＣ
Ｆ４ガスに対する０２ガスあるいはＨ２ガスの分圧を調
整することにより、開口部側壁の窒化シリコン膜６の高
さを０゜２５μｍに減らしても酸化シリコン膜３の膜厚
の減少は８００Å以下に抑えることができる。
次に、第１図（ｄ）に示すように、開口部５を含む表面
にスパッタリング法でＷＳｉ（膜厚０．２μｍ）、Ｔｉ
、Ｐｔ、Ａｕを順次堆積して、これを選択的にエツチ
ングし膜厚０．７μｍでゲート長０．５μｍのＴ字型ゲ
ート電極７を形成する。このように、開口部側壁が段階
状になっているためゲート電極７はゲート長が０，５μ
ｍと小さいにもがかわらず見かけ上の縦横比が１以下に
なり、ゲート電極に空洞を生じ難くすることができる。
にスパッタリング法でＷＳｉ（膜厚０．２μｍ）、Ｔｉ
、Ｐｔ、Ａｕを順次堆積して、これを選択的にエツチ
ングし膜厚０．７μｍでゲート長０．５μｍのＴ字型ゲ
ート電極７を形成する。このように、開口部側壁が段階
状になっているためゲート電極７はゲート長が０，５μ
ｍと小さいにもがかわらず見かけ上の縦横比が１以下に
なり、ゲート電極に空洞を生じ難くすることができる。
以上説明したように本発明は、ゲート電極を形成するた
めの第１の絶縁膜の開口部側壁に階段状の第２の絶縁膜
を設けることにより、０．５μｍレベルのゲート長にお
いても空洞なきゲート電極を形成できるという効果を有
する。
めの第１の絶縁膜の開口部側壁に階段状の第２の絶縁膜
を設けることにより、０．５μｍレベルのゲート長にお
いても空洞なきゲート電極を形成できるという効果を有
する。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図、第２図は従
来の半導体装置の一例を説明するための半導体チップの
断面図である。 １・・・半絶縁性ＧａＡｓ基板、２・・・Ｎ型活性層、
３・・・酸化シリコン膜、４・・・ホトレジスト膜、５
・・・開口部、６・・・窒化シリコン膜、７・・・ゲー
ト電極、８・・・空洞、１．．１２・・・第１、第２の
絶縁膜の膜厚、Ｌｓｗ・・・開口部側壁の第２の絶縁膜
の膜厚、ＬＧ・・・ゲート長。 ”１゜
めの工程順に示した半導体チップの断面図、第２図は従
来の半導体装置の一例を説明するための半導体チップの
断面図である。 １・・・半絶縁性ＧａＡｓ基板、２・・・Ｎ型活性層、
３・・・酸化シリコン膜、４・・・ホトレジスト膜、５
・・・開口部、６・・・窒化シリコン膜、７・・・ゲー
ト電極、８・・・空洞、１．．１２・・・第１、第２の
絶縁膜の膜厚、Ｌｓｗ・・・開口部側壁の第２の絶縁膜
の膜厚、ＬＧ・・・ゲート長。 ”１゜
Claims (1)
- 活性層を有する砒化ガリウム基板上に第１の絶縁膜を
堆積し該第１の絶縁膜に選択的に開口部を設ける工程と
、該開口部を含む表面に第２の絶縁膜を堆積し異方性エ
ッチング法により前記第２の絶縁膜を前記開口部の前記
第１の絶縁膜側壁の一部にのみ前記第２の絶縁膜を残し
て前記開口部が階段状になるように前記第２の絶縁膜を
除去する工程と、前記開口部を含む表面に導電膜を堆積
し該導電膜を選択的にエッチングして除去しゲート電極
を形成する工程とを含むことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10830987A JPS63273363A (ja) | 1987-04-30 | 1987-04-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10830987A JPS63273363A (ja) | 1987-04-30 | 1987-04-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63273363A true JPS63273363A (ja) | 1988-11-10 |
Family
ID=14481439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10830987A Pending JPS63273363A (ja) | 1987-04-30 | 1987-04-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63273363A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03218626A (ja) * | 1989-11-14 | 1991-09-26 | Mitsubishi Electric Corp | 半導体装置の配線接触構造 |
| DE4138842A1 (de) * | 1990-12-26 | 1992-07-02 | Mitsubishi Electric Corp | Gateelektrode einer halbleitervorrichtung und verfahren zu deren herstellung |
| US6087256A (en) * | 1996-12-18 | 2000-07-11 | Nec Corporation | Method for manufacturing modified T-shaped gate electrode |
| DE102016122399A1 (de) * | 2016-11-21 | 2018-05-24 | Forschungsverbund Berlin E.V. | Gate-Struktur und Verfahren zu dessen Herstellung |
-
1987
- 1987-04-30 JP JP10830987A patent/JPS63273363A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03218626A (ja) * | 1989-11-14 | 1991-09-26 | Mitsubishi Electric Corp | 半導体装置の配線接触構造 |
| DE4138842A1 (de) * | 1990-12-26 | 1992-07-02 | Mitsubishi Electric Corp | Gateelektrode einer halbleitervorrichtung und verfahren zu deren herstellung |
| US5288654A (en) * | 1990-12-26 | 1994-02-22 | Mitsubishi Denki Kabushiki Kaisha | Method of making a mushroom-shaped gate electrode of semiconductor device |
| DE4138842C2 (de) * | 1990-12-26 | 1998-07-09 | Mitsubishi Electric Corp | Gateelektrode und Verfahren zu deren Herstellung |
| US6087256A (en) * | 1996-12-18 | 2000-07-11 | Nec Corporation | Method for manufacturing modified T-shaped gate electrode |
| DE102016122399A1 (de) * | 2016-11-21 | 2018-05-24 | Forschungsverbund Berlin E.V. | Gate-Struktur und Verfahren zu dessen Herstellung |
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