JP3092370B2 - 微細ゲート電極の形成方法 - Google Patents
微細ゲート電極の形成方法Info
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- JP3092370B2 JP3092370B2 JP05002996A JP299693A JP3092370B2 JP 3092370 B2 JP3092370 B2 JP 3092370B2 JP 05002996 A JP05002996 A JP 05002996A JP 299693 A JP299693 A JP 299693A JP 3092370 B2 JP3092370 B2 JP 3092370B2
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Description
【０００１】
【産業上の利用分野】本発明は微細ゲート電極の形成方
法に関し、特に高融点金属と金による２層電極材を用い
た微細ゲート電極の形成方法に関する。
法に関し、特に高融点金属と金による２層電極材を用い
た微細ゲート電極の形成方法に関する。
【０００２】
【従来の技術】化合物半導体は、移動度が高いなどの理
由により高速動作が可能なため、マイクロ波用増幅器や
高速デジタルＩＣ等の高周波の領域で主に用いられてい
る。以下、ここでは化合物半導体を用いた電界効果トラ
ンジスタ（以下ＦＥＴと記す）を用いて説明する。
由により高速動作が可能なため、マイクロ波用増幅器や
高速デジタルＩＣ等の高周波の領域で主に用いられてい
る。以下、ここでは化合物半導体を用いた電界効果トラ
ンジスタ（以下ＦＥＴと記す）を用いて説明する。
【０００３】図３は従来技術によるＦＥＴの製造方法を
説明するため工程順に示した素子の断面図である。この
図において、１はＧａＡｓからなる半絶縁性基板、２は
ｎ層、３は例えばＳｉＯ2 からなる絶縁膜、４は例えば
ＷＳｉからなる第１のゲート電極材、５はＡｕからなる
第２のゲート電極材、６はレジスト、７はソース電極、
８はドレイン電極である。
説明するため工程順に示した素子の断面図である。この
図において、１はＧａＡｓからなる半絶縁性基板、２は
ｎ層、３は例えばＳｉＯ2 からなる絶縁膜、４は例えば
ＷＳｉからなる第１のゲート電極材、５はＡｕからなる
第２のゲート電極材、６はレジスト、７はソース電極、
８はドレイン電極である。
【０００４】まず、図３（ａ）に示すように半絶縁性Ｇ
ａＡｓ基板１の表面に例えばＭＢＥ法でｎ層２を形成し
た後、例えばＳｉＯ2 からなる絶縁膜４を用い、ゲート
領域を開口したパターンを形成する。
ａＡｓ基板１の表面に例えばＭＢＥ法でｎ層２を形成し
た後、例えばＳｉＯ2 からなる絶縁膜４を用い、ゲート
領域を開口したパターンを形成する。
【０００５】次に、図３（ｂ）に示すように、第１の電
極材、引き続いて、第２の電極材を例えばスパッタ法を
用いてウェーハ上に形成する。
極材、引き続いて、第２の電極材を例えばスパッタ法を
用いてウェーハ上に形成する。
【０００６】次に、図３（ｃ）に示すように、ゲート領
域及びその近傍の絶縁膜上にＴ型ゲート領域が形成され
るようにレジスト６をマスクとして不要の前記電極材を
エッチング除去する。
域及びその近傍の絶縁膜上にＴ型ゲート領域が形成され
るようにレジスト６をマスクとして不要の前記電極材を
エッチング除去する。
【０００７】最後に、図３（ｄ）に示すように、ソース
電極６、ドレイン電極７をｎ層上に形成することによ
り、電界効果トランジスタの製造が完成する。
電極６、ドレイン電極７をｎ層上に形成することによ
り、電界効果トランジスタの製造が完成する。
【０００８】
【発明が解決しようとする課題】しかしながら、この様
な従来のＦＥＴの製造方法にあっては、ゲート長は図３
（ａ）のゲート領域開口時におけるＳｉＯ2 間の寸法に
よって決定され、この寸法は例えばステッパによると、
現状では約０．５μｍ程度が限界となる。また微細寸法
形成方法として、ＥＢ（電子ビーム露光）法があるがこ
の場合、スループットに問題があり、量産性を考えた場
合、容易には適用できないという問題があった。
な従来のＦＥＴの製造方法にあっては、ゲート長は図３
（ａ）のゲート領域開口時におけるＳｉＯ2 間の寸法に
よって決定され、この寸法は例えばステッパによると、
現状では約０．５μｍ程度が限界となる。また微細寸法
形成方法として、ＥＢ（電子ビーム露光）法があるがこ
の場合、スループットに問題があり、量産性を考えた場
合、容易には適用できないという問題があった。
【０００９】そこで、本発明の目的は従来の欠点を除去
し、ステッパの最小開口寸法限界より微細のゲート長を
有するゲート電極の形成方法を提供するものである。
し、ステッパの最小開口寸法限界より微細のゲート長を
有するゲート電極の形成方法を提供するものである。
【００１０】
【課題を解決するための手段】本発明の微細ゲート電極
の形成方法は、上記目的達成のため、半導体動作層上に
絶縁膜を全面に形成し、ゲート領域の該絶縁膜に前記半
導体層表面に達する開口を形成した後、第１のゲート電
極材であるＷＳｉまたはＷＳｉＮからなる高融点金属と
第２のゲート電極材である金を前記開口を含む前記絶縁
膜上に順次スパッタ堆積した後、前記ゲート領域及びそ
の近傍の前記絶縁膜上にＴ型ゲート電極が形成されるよ
うにパターニングされたレジストをマスクとして前記絶
縁膜上の不要の前記第１のゲート電極材および前記第２
のゲート電極材をエッチング除去し、次に前記レジスト
及び前記絶縁膜を除去した後に、フッ素を含むガスを用
いた等方性のドライエッチング法で前記第２の電極材下
の前記第1のゲート電極材をエッチングし、前記第２の
電極材底面下のみに前記第１のゲート電極材を残置せし
め微細ゲート電極を形成する事を特徴としている。
の形成方法は、上記目的達成のため、半導体動作層上に
絶縁膜を全面に形成し、ゲート領域の該絶縁膜に前記半
導体層表面に達する開口を形成した後、第１のゲート電
極材であるＷＳｉまたはＷＳｉＮからなる高融点金属と
第２のゲート電極材である金を前記開口を含む前記絶縁
膜上に順次スパッタ堆積した後、前記ゲート領域及びそ
の近傍の前記絶縁膜上にＴ型ゲート電極が形成されるよ
うにパターニングされたレジストをマスクとして前記絶
縁膜上の不要の前記第１のゲート電極材および前記第２
のゲート電極材をエッチング除去し、次に前記レジスト
及び前記絶縁膜を除去した後に、フッ素を含むガスを用
いた等方性のドライエッチング法で前記第２の電極材下
の前記第1のゲート電極材をエッチングし、前記第２の
電極材底面下のみに前記第１のゲート電極材を残置せし
め微細ゲート電極を形成する事を特徴としている。
【００１１】
【実施例】以下本発明について、図面を参照して説明す
る。図１は本発明の一実施例を説明するためにＦＥＴの
断面図を工程順に示したものである。
る。図１は本発明の一実施例を説明するためにＦＥＴの
断面図を工程順に示したものである。
【００１２】先ず図１（ａ）に示すように半絶縁性Ｇａ
Ａｓ基板１上にＭＢＥ法で厚さ２００ｎｍ、Ｓｉ濃度１
×１０17ｃｍ-3のｎ層２を成長した後、厚さ０．３μｍ
のＳｉＯ2 からなる絶縁膜３を形成し、ステッパー（図
示しない）により形成されたレジストをマスクにして異
方性ドライエッチングを行いゲート領域を開口したパタ
ーンを形成する。この時のゲート開口幅はステッパの解
像度の限界値として０．５μｍとした。
Ａｓ基板１上にＭＢＥ法で厚さ２００ｎｍ、Ｓｉ濃度１
×１０17ｃｍ-3のｎ層２を成長した後、厚さ０．３μｍ
のＳｉＯ2 からなる絶縁膜３を形成し、ステッパー（図
示しない）により形成されたレジストをマスクにして異
方性ドライエッチングを行いゲート領域を開口したパタ
ーンを形成する。この時のゲート開口幅はステッパの解
像度の限界値として０．５μｍとした。
【００１３】次に図１（ｂ）に示すように、第１のゲー
ト電極材として、例えばＷＳｉ４をｎ層上に１００ｎｍ
全面にスパッタ堆積する。引き続き、第２のゲート電極
材としてＡｕをＷＳｉ上に３００ｎｍスパッタ堆積す
る。
ト電極材として、例えばＷＳｉ４をｎ層上に１００ｎｍ
全面にスパッタ堆積する。引き続き、第２のゲート電極
材としてＡｕをＷＳｉ上に３００ｎｍスパッタ堆積す
る。
【００１４】次に図１（ｃ）に示すように、ゲート領域
及びその近傍の絶縁膜上にＴ型ゲート電極が形成される
ようにレジスト６をマスクとして不要の前記電極材をイ
オンミリング法を用いて除去する。
及びその近傍の絶縁膜上にＴ型ゲート電極が形成される
ようにレジスト６をマスクとして不要の前記電極材をイ
オンミリング法を用いて除去する。
【００１５】次に図１（ｄ）に示すように、レジスト
６、ＳｉＯ2３を除去した後、ＳＦ6を用いた等方性ドラ
イエッチングにより、Ａｕ電極下のＷＳｉを除去し、Ａ
ｕ電極底面下のみにＷＳｉを残置せしめる。この時図２
に示すように、ＷＳｉ膜は柱状に成長しており、領域Ａ
とＢとではＷとＳｉの組成比が異なり、ＳｉＯ2側面に
形成された領域ＢのＷＳｉ膜は領域ＡのＷＳｉ膜に比べ
エッチングレートが速い事が分かった。従って、領域Ａ
のＷＳｉのみ残置する事はエッチングレートの相違から
容易に行う事が出来、従ってゲート長の制御性、再現性
に問題がない。最後に、再び、図１（ｄ）に戻るが、ソ
ース電極６、ドレイン電極７をｎ層上に形成することに
より、電界効果トランジスタの製造が完成する。
６、ＳｉＯ2３を除去した後、ＳＦ6を用いた等方性ドラ
イエッチングにより、Ａｕ電極下のＷＳｉを除去し、Ａ
ｕ電極底面下のみにＷＳｉを残置せしめる。この時図２
に示すように、ＷＳｉ膜は柱状に成長しており、領域Ａ
とＢとではＷとＳｉの組成比が異なり、ＳｉＯ2側面に
形成された領域ＢのＷＳｉ膜は領域ＡのＷＳｉ膜に比べ
エッチングレートが速い事が分かった。従って、領域Ａ
のＷＳｉのみ残置する事はエッチングレートの相違から
容易に行う事が出来、従ってゲート長の制御性、再現性
に問題がない。最後に、再び、図１（ｄ）に戻るが、ソ
ース電極６、ドレイン電極７をｎ層上に形成することに
より、電界効果トランジスタの製造が完成する。
【００１６】本発明により、ここではゲート長０．３μ
ｍのＦＥＴを製造する事が可能となり、高性能化を達成
する事が出来た。
ｍのＦＥＴを製造する事が可能となり、高性能化を達成
する事が出来た。
【００１７】以上の実施例はＡｕ／ＷＳｉのゲート電極
構造であったが、高融点金属ととしてＷＳｉＮ（スパッ
タ法）を用いたＡｕ／ＷＳｉＮ構造が第２の実施例とし
てあげられる。
構造であったが、高融点金属ととしてＷＳｉＮ（スパッ
タ法）を用いたＡｕ／ＷＳｉＮ構造が第２の実施例とし
てあげられる。
【００１８】なお以上の実施例はＧａＡｓＭＥＳＦＥＴ
の場合であったが、ヘテロ接合ＦＥＴの場合、また他の
半導体を用いた場合にも適用される。又高融点金属のエ
ッチングガスとしてＳＦ6ガスを用いたが、さらに、ゲ
ート電極の高信頼度化のためにＣＦ4ガスを用いてもよ
い。又、Ａｕと高融点金属の間に、ＴｉやＰｔ等のバリ
ア層を挿入してもよい。
の場合であったが、ヘテロ接合ＦＥＴの場合、また他の
半導体を用いた場合にも適用される。又高融点金属のエ
ッチングガスとしてＳＦ6ガスを用いたが、さらに、ゲ
ート電極の高信頼度化のためにＣＦ4ガスを用いてもよ
い。又、Ａｕと高融点金属の間に、ＴｉやＰｔ等のバリ
ア層を挿入してもよい。
【００１９】
【発明の効果】以上説明したように、本発明では、リソ
グラフィの限界より小さい寸法を有するゲート電極を形
成でき、しかもＳｉＯ2 側面に形成された高融点金属が
速いエッチングレートで除去されるため制御性良く、ゲ
ート電極を形成する事が出来る。
グラフィの限界より小さい寸法を有するゲート電極を形
成でき、しかもＳｉＯ2 側面に形成された高融点金属が
速いエッチングレートで除去されるため制御性良く、ゲ
ート電極を形成する事が出来る。
【図１】本発明の一実施例を説明するために工程順に示
した断面図である。
した断面図である。
【図２】本発明の一実施例を説明するために柱状に成長
された高融点金属膜の形状を示す断面図である。
された高融点金属膜の形状を示す断面図である。
【図３】従来構造のＦＥＴの製造方法を説明するために
工程順に示した断面図である。
工程順に示した断面図である。
１ 半絶縁性ＧａＡｓ基板 ２ ｎ−ＧａＡｓ層 ３ ゲート電極 ３ 絶縁膜 ４ 第１のゲート電極材 ５ 第２のゲート電極材 ６ レジスト ７ ソース電極 ８ ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 21/28 301 H01L 21/3065 H01L 29/812
Claims (3)
- 【請求項１】 半導体動作層上に絶縁膜を全面に形成
し、ゲート領域の該絶縁膜に前記半導体層表面に達する
開口を形成した後、第１のゲート電極材であるＷＳｉま
たはＷＳｉＮからなる高融点金属と第２のゲート電極材
である金を前記開口を含む前記絶縁膜上に順次スパッタ
堆積した後、前記ゲート領域及びその近傍の前記絶縁膜
上にＴ型ゲート電極が形成されるようにパターニングさ
れたレジストをマスクとして前記絶縁膜上の不要の前記
第１のゲート電極材および前記第２のゲート電極材をエ
ッチング除去し、次に前記レジスト及び前記絶縁膜を除
去した後に、フッ素を含むガスを用いた等方性のドライ
エッチング法で前記第２の電極材下の前記第1のゲート
電極材をエッチングし、前記第２の電極材底面下のみに
前記第１のゲート電極材を残置せしめることを特徴とす
る微細ゲート電極の形成方法。 - 【請求項２】 前記第１のゲート電極材と前記第２のゲ
ート電極材の間にＴｉまたはＰｔのバリア層を挿入する
請求項１記載の微細ゲート電極の形成方法。 - 【請求項３】 前記第１の電極材のエッチングガスとし
てＳＦ6又はＣＦ4ガスを用いることを特徴とする請求項
１記載の微細ゲート電極の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05002996A JP3092370B2 (ja) | 1993-01-12 | 1993-01-12 | 微細ゲート電極の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05002996A JP3092370B2 (ja) | 1993-01-12 | 1993-01-12 | 微細ゲート電極の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06209018A JPH06209018A (ja) | 1994-07-26 |
| JP3092370B2 true JP3092370B2 (ja) | 2000-09-25 |
Family
ID=11544996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05002996A Expired - Fee Related JP3092370B2 (ja) | 1993-01-12 | 1993-01-12 | 微細ゲート電極の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3092370B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7913998B2 (en) | 2004-09-27 | 2011-03-29 | Seiko Epson Corporation | Recording material guiding device and recording apparatus |
| JP2014034183A (ja) * | 2012-08-10 | 2014-02-24 | Seiko Epson Corp | 記録装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5907177A (en) * | 1995-03-14 | 1999-05-25 | Matsushita Electric Industrial Co.,Ltd. | Semiconductor device having a tapered gate electrode |
| KR20130085224A (ko) | 2012-01-19 | 2013-07-29 | 한국전자통신연구원 | 고 전자이동도 트랜지스터 및 그 제조 방법 |
-
1993
- 1993-01-12 JP JP05002996A patent/JP3092370B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7913998B2 (en) | 2004-09-27 | 2011-03-29 | Seiko Epson Corporation | Recording material guiding device and recording apparatus |
| JP2014034183A (ja) * | 2012-08-10 | 2014-02-24 | Seiko Epson Corp | 記録装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06209018A (ja) | 1994-07-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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