JP2643812B2 - 電界効果型トランジスタのゲート電極形成方法 - Google Patents
電界効果型トランジスタのゲート電極形成方法Info
- Publication number
- JP2643812B2 JP2643812B2 JP5326672A JP32667293A JP2643812B2 JP 2643812 B2 JP2643812 B2 JP 2643812B2 JP 5326672 A JP5326672 A JP 5326672A JP 32667293 A JP32667293 A JP 32667293A JP 2643812 B2 JP2643812 B2 JP 2643812B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- opening
- metal
- gate electrode
- dielectric film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電界効果型トランジス
タのゲート電極形成方法に関し、特に微細かつ低寄生抵
抗であり、しかも形状の均一性が良い電界効果型トラン
ジスタのゲート電極の形成方法に関するものである。
タのゲート電極形成方法に関し、特に微細かつ低寄生抵
抗であり、しかも形状の均一性が良い電界効果型トラン
ジスタのゲート電極の形成方法に関するものである。
【０００２】
【従来の技術】ＧａＡｓなどの化合物半導体を用いた電
界効果型トランジスタ（ＦＥＴ）では、ゲート長の短縮
と、ゲート抵抗の低減の両立を図ることが、高周波特性
の向上に最も効果的である。
界効果型トランジスタ（ＦＥＴ）では、ゲート長の短縮
と、ゲート抵抗の低減の両立を図ることが、高周波特性
の向上に最も効果的である。
【０００３】従来では、この両立を実現するために、例
えば１９８７年、アイ・イー・イー・イー・トランザク
ションズ・オン・エレクトロン・デバイス（ＩＥＥＥ
Ｔｒａｎｓ． ｏｎ Ｅｌｅｃｔ． Ｄｅｖ．）、Ｖｏ
ｌ．ＥＤ−３４、Ｎｏ．４、１９８７, Ｐ７５３にある
ように、多層レジスト膜の感度差を利用して、電子ビー
ム露光でレジスト膜の断面をＴ字型に加工し、蒸着とリ
フトオフ工程を行って、Ｔ型構造（または、マッシュル
ーム型構造と呼ばれる）のゲート電極を形成する方法が
記載されている。また、その他の方法としては、例えば
特開昭６１−８９７６号公報にあるように、異方性ドラ
イエッチングにより誘電体膜の開孔内に内側壁を形成
し、下地金属膜を形成した後に、開孔部以外の領域をレ
ジストで覆って、電解金メッキにて金属形成を行い、Ｔ
型構造のゲート電極を形成する方法が記載されている。
えば１９８７年、アイ・イー・イー・イー・トランザク
ションズ・オン・エレクトロン・デバイス（ＩＥＥＥ
Ｔｒａｎｓ． ｏｎ Ｅｌｅｃｔ． Ｄｅｖ．）、Ｖｏ
ｌ．ＥＤ−３４、Ｎｏ．４、１９８７, Ｐ７５３にある
ように、多層レジスト膜の感度差を利用して、電子ビー
ム露光でレジスト膜の断面をＴ字型に加工し、蒸着とリ
フトオフ工程を行って、Ｔ型構造（または、マッシュル
ーム型構造と呼ばれる）のゲート電極を形成する方法が
記載されている。また、その他の方法としては、例えば
特開昭６１−８９７６号公報にあるように、異方性ドラ
イエッチングにより誘電体膜の開孔内に内側壁を形成
し、下地金属膜を形成した後に、開孔部以外の領域をレ
ジストで覆って、電解金メッキにて金属形成を行い、Ｔ
型構造のゲート電極を形成する方法が記載されている。
【０００４】ここで、先述の多層レジスト膜によるゲー
ト電極形成方法について、図５の工程断面図を用いて、
説明する。
ト電極形成方法について、図５の工程断面図を用いて、
説明する。
【０００５】まず、化合物半導体よりなる動作層５０１
上に第１の低感度なレジスト膜５０２を形成し、その上
に第１のレジスト膜に比べ、高感度な感度特性を持つ第
２のレジスト膜５０３を形成する。次に、このレジスト
膜を電子線５０４により描画する（図５（ａ））。次
に、この描画された第１、第２レジスト膜を同時に現像
し、断面がＴ型形状の開口を持つレジストパターン５０
５を得る（図５（ｂ））。最後に、この開口されたレジ
スト膜を利用して金属を蒸着して、リフトオフし、Ｔ型
形状のゲート電極５０６を形成する（図５（ｃ））。
上に第１の低感度なレジスト膜５０２を形成し、その上
に第１のレジスト膜に比べ、高感度な感度特性を持つ第
２のレジスト膜５０３を形成する。次に、このレジスト
膜を電子線５０４により描画する（図５（ａ））。次
に、この描画された第１、第２レジスト膜を同時に現像
し、断面がＴ型形状の開口を持つレジストパターン５０
５を得る（図５（ｂ））。最後に、この開口されたレジ
スト膜を利用して金属を蒸着して、リフトオフし、Ｔ型
形状のゲート電極５０６を形成する（図５（ｃ））。
【０００６】次に、後述の電解金メッキによるゲート電
極形成方法について、図６の工程断面図を用いて説明す
る。
極形成方法について、図６の工程断面図を用いて説明す
る。
【０００７】まず、化合物半導体よりなる動作層６０１
上に第１の誘電体膜６０２を形成し、光学露光法を用い
てフォトレジスト（ＰＲ）６０３をパターンニングした
後、ドライエッチングにて開孔６０４を形成する（図６
（ａ））。次に、ＰＲ６０３を除去し、開孔６０４を含
めた全面に、第２の誘電体膜６０５を形成する（図６
（ｂ））。次に、第２の誘電体膜６０５の異方性ドライ
エッチングを行い、開孔６０４内に側壁６０６を形成す
る（図６（ｃ））。次に、全面にチタン・金などの金属
膜６０７を形成し、さらに光学露光法により開孔６０４
上に開口を持つＰＲパターン６０８を形成した後、電解
金メッキを施す（図６（ｄ））。最後に、ＰＲパターン
６０８、及びその下の金属膜６０７を除去してＴ型形状
のゲート電極６１０を形成する（図６（ｅ））。
上に第１の誘電体膜６０２を形成し、光学露光法を用い
てフォトレジスト（ＰＲ）６０３をパターンニングした
後、ドライエッチングにて開孔６０４を形成する（図６
（ａ））。次に、ＰＲ６０３を除去し、開孔６０４を含
めた全面に、第２の誘電体膜６０５を形成する（図６
（ｂ））。次に、第２の誘電体膜６０５の異方性ドライ
エッチングを行い、開孔６０４内に側壁６０６を形成す
る（図６（ｃ））。次に、全面にチタン・金などの金属
膜６０７を形成し、さらに光学露光法により開孔６０４
上に開口を持つＰＲパターン６０８を形成した後、電解
金メッキを施す（図６（ｄ））。最後に、ＰＲパターン
６０８、及びその下の金属膜６０７を除去してＴ型形状
のゲート電極６１０を形成する（図６（ｅ））。
【０００８】
【発明が解決しようとする課題】従来の多層レジスト膜
を用いたゲート電極形成方法では、ゲート金属を上方よ
り全面に蒸着しているため、レジスト開口部の端や側面
にも金属が付着し、開孔内に対して陰を作る。従って、
ゲート電極の下の部分に蒸着金属が十分入り込まず、ゲ
ート電極中に鬆が入ったり、電極の下の部分と広がった
上の部分とが繋がらず断線するといった問題が発生して
いた（図７（ａ））。
を用いたゲート電極形成方法では、ゲート金属を上方よ
り全面に蒸着しているため、レジスト開口部の端や側面
にも金属が付着し、開孔内に対して陰を作る。従って、
ゲート電極の下の部分に蒸着金属が十分入り込まず、ゲ
ート電極中に鬆が入ったり、電極の下の部分と広がった
上の部分とが繋がらず断線するといった問題が発生して
いた（図７（ａ））。
【０００９】また、電解金メッキを用いたゲート電極形
成方法では、微細な誘電体膜の開孔部と、Ｔ型構造の電
極の上の部分を、光学露光による目合わせで位置決めし
ているため、ゲート電極の下の部分と広がった上の部分
との位置関係がウェハー面内でばらつくという問題があ
った。このことは、各素子の寄生容量にばらつきを与え
たり、Ｔ型構造のゲート電極を利用して自己整合的にオ
ーミック電極を形成する場合、ソース抵抗にばらつきを
与えたりし、均一な特性を持つ素子を形成すること妨げ
ていた（図７（ｂ））。
成方法では、微細な誘電体膜の開孔部と、Ｔ型構造の電
極の上の部分を、光学露光による目合わせで位置決めし
ているため、ゲート電極の下の部分と広がった上の部分
との位置関係がウェハー面内でばらつくという問題があ
った。このことは、各素子の寄生容量にばらつきを与え
たり、Ｔ型構造のゲート電極を利用して自己整合的にオ
ーミック電極を形成する場合、ソース抵抗にばらつきを
与えたりし、均一な特性を持つ素子を形成すること妨げ
ていた（図７（ｂ））。
【００１０】以上何れの形成方法を用いても、微細かつ
低寄生抵抗であり、しかも形状の均一性が良いゲート電
極を形成することは困難であった。
低寄生抵抗であり、しかも形状の均一性が良いゲート電
極を形成することは困難であった。
【００１１】本発明の目的は、このような従来の問題を
解決し、低寄生抵抗で、微細であり、しかも形状が均一
な電界効果型トランジスタのゲート電極形成方法を提供
することにある。
解決し、低寄生抵抗で、微細であり、しかも形状が均一
な電界効果型トランジスタのゲート電極形成方法を提供
することにある。
【００１２】
【課題を解決するための手段】本発明の電界効果型トラ
ンジスタのゲート電極の形成方法では、動作層を有する
半導体基板上に、ゲート電極形成部位に微細な開孔を持
つ誘電体膜を形成する工程と、この誘電体膜上に、少な
くとも１種類以上の金属からなる第１の金属膜を形成す
る工程と、第１の金属膜の全面に有機膜を形成し、平坦
化する工程と、この有機膜をエッチングし、開孔内の有
機膜のみを残存させる工程と、この開孔内に残存した有
機膜をマスクとして、開孔内以外の第１の金属膜を除去
する工程と、開孔内に残存した有機膜を除去する工程
と、開孔内の第１の金属上に、少なくとも１種類以上の
無電解メッキにより、前記誘電体膜の厚さ以上まで、第
２の金属膜を形成する工程を少なくとも含む。
ンジスタのゲート電極の形成方法では、動作層を有する
半導体基板上に、ゲート電極形成部位に微細な開孔を持
つ誘電体膜を形成する工程と、この誘電体膜上に、少な
くとも１種類以上の金属からなる第１の金属膜を形成す
る工程と、第１の金属膜の全面に有機膜を形成し、平坦
化する工程と、この有機膜をエッチングし、開孔内の有
機膜のみを残存させる工程と、この開孔内に残存した有
機膜をマスクとして、開孔内以外の第１の金属膜を除去
する工程と、開孔内に残存した有機膜を除去する工程
と、開孔内の第１の金属上に、少なくとも１種類以上の
無電解メッキにより、前記誘電体膜の厚さ以上まで、第
２の金属膜を形成する工程を少なくとも含む。
【００１３】
【実施例】本発明の実施例について図面を参照して詳細
に説明する。
に説明する。
【００１４】図１（ａ）〜（ｄ）及び図２（ａ）〜
（ｄ）は、本発明の一実施例を示す電界効果型トランジ
スタの一連の製造工程図である。
（ｄ）は、本発明の一実施例を示す電界効果型トランジ
スタの一連の製造工程図である。
【００１５】図１（ａ）に示すように、動作層を有する
ＧａＡｓ化合物半導体１０１にＡｕＧｅ／Ｎｉ／Ａｕか
らなるソース・ドレイン電極１０２を形成し、プラズマ
ＣＶＤ法にて、約１５０ｎｍのＳｉＮX 膜１０３を形成
する。
ＧａＡｓ化合物半導体１０１にＡｕＧｅ／Ｎｉ／Ａｕか
らなるソース・ドレイン電極１０２を形成し、プラズマ
ＣＶＤ法にて、約１５０ｎｍのＳｉＮX 膜１０３を形成
する。
【００１６】次に、図１（ｂ）に示すように、約４５０
ｎｍのＰＭＭＡ（ポリメチルメタクリレート）レジスト
１０４を形成し、電子線露光法によってゲート形成部位
を開口する。
ｎｍのＰＭＭＡ（ポリメチルメタクリレート）レジスト
１０４を形成し、電子線露光法によってゲート形成部位
を開口する。
【００１７】次に、図１（ｃ）に示すように、ＣＦ4 と
Ｈ2 の混合ガス１０５を用いて、ＳｉＮX 膜１０３のド
ライエッチングを行い、幅約０．１５μｍの開孔１０６
を形成する。
Ｈ2 の混合ガス１０５を用いて、ＳｉＮX 膜１０３のド
ライエッチングを行い、幅約０．１５μｍの開孔１０６
を形成する。
【００１８】次に、ＰＭＭＡレジスト１０４を除去した
後、図１（ｄ）に示すように、ゲート電極となる第１の
金属Ｔｉ１０７を真空蒸着法にて厚さ約３０ｎｍ堆積
し、さらにレジスト１０８を全面に塗布し、平坦化を行
う。
後、図１（ｄ）に示すように、ゲート電極となる第１の
金属Ｔｉ１０７を真空蒸着法にて厚さ約３０ｎｍ堆積
し、さらにレジスト１０８を全面に塗布し、平坦化を行
う。
【００１９】次に、図２（ａ）に示すように、ＣＦ4 と
Ｏ2 の混合ガス２０１を用いて、開孔１０６内にあるレ
ジスト１０８以外をドライエッチングで除去する。
Ｏ2 の混合ガス２０１を用いて、開孔１０６内にあるレ
ジスト１０８以外をドライエッチングで除去する。
【００２０】次に、図２（ｂ）に示すように、開孔１０
６内に残存したレジスト１０８をマスクとして、ＳＦ6
ガス２０２により第１の金属Ｔｉ１０７をドライエッチ
ングで除去する。
６内に残存したレジスト１０８をマスクとして、ＳＦ6
ガス２０２により第１の金属Ｔｉ１０７をドライエッチ
ングで除去する。
【００２１】次に、開孔１０６内に残存したレジスト１
０８を除去し、図２（ｃ）に示すように、無電解白金メ
ッキにより、開孔１０６内の第１の金属Ｔｉ１０７に選
択的にＰｔ膜２０３を形成し、さらに無電解金メッキに
より、形成したＰｔ膜２０３上に選択的にＡｕ膜２０４
を形成し、第２の金属膜を完成する。
０８を除去し、図２（ｃ）に示すように、無電解白金メ
ッキにより、開孔１０６内の第１の金属Ｔｉ１０７に選
択的にＰｔ膜２０３を形成し、さらに無電解金メッキに
より、形成したＰｔ膜２０３上に選択的にＡｕ膜２０４
を形成し、第２の金属膜を完成する。
【００２２】この時、無電解メッキによる金属成長は、
全ての方向に対して均一である。従って、第１の金属Ｔ
ｉ１０７、第２の金属のＰｔ膜２０３及びＡｕ膜２０４
の合計膜厚が、ＳｉＮX 膜１０３の膜厚よりも厚けれ
ば、ゲート金属はＳｉＮX 膜１０３上で横に張り出し、
自動的にＴ型構造となる。
全ての方向に対して均一である。従って、第１の金属Ｔ
ｉ１０７、第２の金属のＰｔ膜２０３及びＡｕ膜２０４
の合計膜厚が、ＳｉＮX 膜１０３の膜厚よりも厚けれ
ば、ゲート金属はＳｉＮX 膜１０３上で横に張り出し、
自動的にＴ型構造となる。
【００２３】最後に、図２（ｄ）に示すように、ＳｉＮ
X 膜１０３上で横に張り出した第２の金属をマスクとし
て、ＣＦ4 ガスにてＳｉＮX 膜１０３をドライエッチン
グにて除去し、本実施例の電界効果型トランジスタのゲ
ート電極を完成する。
X 膜１０３上で横に張り出した第２の金属をマスクとし
て、ＣＦ4 ガスにてＳｉＮX 膜１０３をドライエッチン
グにて除去し、本実施例の電界効果型トランジスタのゲ
ート電極を完成する。
【００２４】次に、本発明の第２の実施例について図面
を参照して詳細に説明する。
を参照して詳細に説明する。
【００２５】図３（ａ）〜（ｄ）及び図４（ａ）〜
（ｅ）は、本発明の別の実施例を示す電界効果型トラン
ジスタの一連の製造工程図である。
（ｅ）は、本発明の別の実施例を示す電界効果型トラン
ジスタの一連の製造工程図である。
【００２６】まず図３（ａ）に示すように、動作層を有
するＧａＡｓ化合物半導体３０１上に、熱ＣＶＤ法にて
厚さ約３００ｎｍのＳｉＯ2 膜３０２を形成し、光学露
光法を用いてフォトレジスト膜３０３をパターンニング
する。
するＧａＡｓ化合物半導体３０１上に、熱ＣＶＤ法にて
厚さ約３００ｎｍのＳｉＯ2 膜３０２を形成し、光学露
光法を用いてフォトレジスト膜３０３をパターンニング
する。
【００２７】次に、図３（ｂ）に示すように、ＣＦ4 ガ
ス３０４を用いてＳｉＯ2 膜３０２のドライエッチング
を行い、幅約０．５μｍの開孔３０５を形成する。
ス３０４を用いてＳｉＯ2 膜３０２のドライエッチング
を行い、幅約０．５μｍの開孔３０５を形成する。
【００２８】次に、フォトレジスト膜３０３を除去した
後、図３（ｃ）に示すように、熱ＣＶＤ法にて約２００
ｎｍのＳｉＯ2 膜３０６形成する。
後、図３（ｃ）に示すように、熱ＣＶＤ法にて約２００
ｎｍのＳｉＯ2 膜３０６形成する。
【００２９】次に、図３（ｄ）に示すように、ＣＦ4 ガ
ス３０７を用いてＳｉＯ2 膜３０６の異方性ドライエッ
チングを行い、開孔３０５内に側壁（厚さ約１５０ｎ
ｍ）を形成する。
ス３０７を用いてＳｉＯ2 膜３０６の異方性ドライエッ
チングを行い、開孔３０５内に側壁（厚さ約１５０ｎ
ｍ）を形成する。
【００３０】次に、図４（ａ）に示すように、第１の金
属として、ＷＳｉ膜４０１とＡｕ膜４０２をスパッタ法
にてそれぞれ約３５ｎｍ、約１５ｎｍの厚さだけ堆積
し、さらに、レジスト４０３を塗布して平坦化する。
属として、ＷＳｉ膜４０１とＡｕ膜４０２をスパッタ法
にてそれぞれ約３５ｎｍ、約１５ｎｍの厚さだけ堆積
し、さらに、レジスト４０３を塗布して平坦化する。
【００３１】次に、図４（ｂ）に示すように、ＣＦ4 と
Ｏ2 の混合ガス４０４を用いて、開孔３０５内にあるレ
ジスト４０３以外をドライエッチングで除去する。
Ｏ2 の混合ガス４０４を用いて、開孔３０５内にあるレ
ジスト４０３以外をドライエッチングで除去する。
【００３２】次に、図４（ｃ）に示すように、開孔３０
５内に残存したレジスト４０３をマスクとして、Ａｒガ
スを用いたスパッタエッチングでＡｕ膜４０２を除去
し、さらにＳＦ6 ガス４０５を用いた反応性ドライエッ
チングでＷＳｉ膜４０１を除去する。
５内に残存したレジスト４０３をマスクとして、Ａｒガ
スを用いたスパッタエッチングでＡｕ膜４０２を除去
し、さらにＳＦ6 ガス４０５を用いた反応性ドライエッ
チングでＷＳｉ膜４０１を除去する。
【００３３】次に、開孔３０５内に残存したレジスト４
０３を除去し、図４（ｄ）に示すように、無電解金メッ
キにより、開孔３０５内のＡｕ膜４０２上に、選択的に
Ａｕ膜４０６を形成し、第２の金属膜を完成する。
０３を除去し、図４（ｄ）に示すように、無電解金メッ
キにより、開孔３０５内のＡｕ膜４０２上に、選択的に
Ａｕ膜４０６を形成し、第２の金属膜を完成する。
【００３４】この時、無電解金メッキによる金属成長
は、全ての方向に対して均一であるため、第１の金属の
ＷＳｉ膜４０１およびＡｕ膜４０２と、第２の金属のＡ
ｕ膜４０６との合計膜厚を、ＳｉＯ2 膜３０２の膜厚よ
りも厚くすれば、ゲート金属はＳｉＯ2 膜３０２上で横
に張り出し、自動的にＴ型構造となる。
は、全ての方向に対して均一であるため、第１の金属の
ＷＳｉ膜４０１およびＡｕ膜４０２と、第２の金属のＡ
ｕ膜４０６との合計膜厚を、ＳｉＯ2 膜３０２の膜厚よ
りも厚くすれば、ゲート金属はＳｉＯ2 膜３０２上で横
に張り出し、自動的にＴ型構造となる。
【００３５】最後に、図４（ｉ）に示すように、ＳｉＯ
2 膜３０２上で横に張り出したＡｕ膜４０６をマスクと
して、ＣＦ4 ガスにてＳｉＯ2 膜３０２をドライエッチ
ングにて除去し、さらにＡｕ／Ｇｅ／Ｎｉのオーミック
金属４０７を蒸着して、本発明の電界効果型トランジス
タのゲート電極を完成する。
2 膜３０２上で横に張り出したＡｕ膜４０６をマスクと
して、ＣＦ4 ガスにてＳｉＯ2 膜３０２をドライエッチ
ングにて除去し、さらにＡｕ／Ｇｅ／Ｎｉのオーミック
金属４０７を蒸着して、本発明の電界効果型トランジス
タのゲート電極を完成する。
【００３６】
【発明の効果】以上説明したように本発明の方法によれ
ば、ゲート金属の大部分をＴ型構造の微細な下の部分か
ら成長させているため、電極内に鬆や断線が発生しな
い。また、本発明の方法では、ゲート電極が無電解メッ
キ成長により自動的にＴ型構造となるため、光学露光法
などによる目合わせが必要無く、ゲート形状のウェハー
面内均一性が著しく向上する効果を有している。
ば、ゲート金属の大部分をＴ型構造の微細な下の部分か
ら成長させているため、電極内に鬆や断線が発生しな
い。また、本発明の方法では、ゲート電極が無電解メッ
キ成長により自動的にＴ型構造となるため、光学露光法
などによる目合わせが必要無く、ゲート形状のウェハー
面内均一性が著しく向上する効果を有している。
【図面の簡単な説明】
【図１】本発明の実施例１の電界効果型トランジスタの
製造工程を示す要素工程図である。
製造工程を示す要素工程図である。
【図２】本発明の実施例１の電界効果型トランジスタの
製造工程を示す要素工程図である。
製造工程を示す要素工程図である。
【図３】本発明の実施例２の電界効果型トランジスタの
製造工程を示す要素工程図である。
製造工程を示す要素工程図である。
【図４】本発明の実施例２の電界効果型トランジスタの
製造工程を示す要素工程図である。
製造工程を示す要素工程図である。
【図５】従来例の電界効果型トランジスタの製造工程を
示す要素工程図である。
示す要素工程図である。
【図６】他の従来例の電界効果型トランジスタの製造工
程を示す要素工程図である。
程を示す要素工程図である。
【図７】従来例の問題点を示す工程断面図である。
１０１ 動作層を有するＧａＡｓ化合物半導体 １０２ ソース・ドレイン電極 １０３ ＳｉＮX 膜 １０４ ＰＭＭＡレジスト １０５ ＣＦ4 とＨ2 の混合ガス １０６ 開孔 １０７ Ｔｉ １０８、４０３ レジスト ２０１、４０４ ＣＦ4 とＯ2 の混合ガス ２０２、４０５ ＳＦ6 ガス ２０３ Ｐｔ膜 ２０４、４０２、４０６ Ａｕ膜 ３０１ 動作層を有するＧａＡｓ化合物半導体 ３０２、３０６ ＳｉＯ2 膜 ３０３、６０３ フォトレジスト膜 ３０４、３０７ ＣＦ4 ガス ３０５、６０４ 開孔 ４０１ ＷＳｉ膜 ４０７ オーミック金属 ５０１ 化合物半導体よりなる動作層 ５０２ 第１のレジスト膜 ５０３ 第２のレジスト膜 ５０４ 電子線 ５０５ レジストパターン ５０６ ゲート電極 ６０１ 化合物半導体よりなる動作層 ６０２ 第１の誘電体膜 ６０５ 第２の誘電体膜 ６０６ 側壁 ６０７ 金属膜 ６０８ フォトレジストパターン ６０９ 金メッキ膜 ６１０ ゲート電極 ７０１ 蒸着金属 ７０２ ゲート電極の断線部分 ７０３ 位置ずれしたゲート金属
Claims (2)
- 【請求項１】動作層を有する半導体基板上に、ゲート電
極形成部位に開孔を持つ誘電体膜を形成する工程と、 この開孔内を含めて、前記の誘電体膜上に、少なくとも
１種類以上の金属からなる第１の金属膜を形成する工程
と、 この第１の金属膜の全面に有機膜を形成し、平坦化する
工程と、 この有機膜をエッチングし、前記開孔内にのみ有機膜を
残存させる工程と、 この開孔内に残存した有機膜をマスクとして、開孔内以
外の前記第１の金属膜を除去する工程と、 前記開孔内に残存した有機膜を除去する工程と、 この開孔内の第１の金属上の全面に、少なくとも１種類
以上の無電解メッキにより、前記誘電体膜の厚さ以上ま
で、第２の金属膜を選択的に成長することで、前記ゲー
ト電極形成部位の開孔に対して自己整合的にＴ字型のゲ
ート電極を形成する工程とを含むことを特徴とする電界
効果型トランジスタのゲート電極形成方法。 - 【請求項２】 誘電体膜に形成するゲート電極形成部位
の開孔は、 動作層を有する半導体基板上に、第１の誘電体膜を堆積
し、開孔を形成する工程と、 この開孔内を含めて、前記第１の誘電体膜上に第２の誘
電体膜を堆積する工程と、 この第２の誘電体膜に異方性ドライエッチングを施し、
前記開孔の内側壁にのみ前記第２の誘電体膜を残すこと
により、前記開孔の幅を狭める工程を含む請求項１に記
載の電界効果型トランジスタのゲート電極形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5326672A JP2643812B2 (ja) | 1993-12-24 | 1993-12-24 | 電界効果型トランジスタのゲート電極形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5326672A JP2643812B2 (ja) | 1993-12-24 | 1993-12-24 | 電界効果型トランジスタのゲート電極形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07183312A JPH07183312A (ja) | 1995-07-21 |
| JP2643812B2 true JP2643812B2 (ja) | 1997-08-20 |
Family
ID=18190379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5326672A Expired - Lifetime JP2643812B2 (ja) | 1993-12-24 | 1993-12-24 | 電界効果型トランジスタのゲート電極形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2643812B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5309486B2 (ja) * | 2007-07-06 | 2013-10-09 | 三菱電機株式会社 | 半導体装置の製造方法 |
| JP5983999B2 (ja) * | 2012-06-29 | 2016-09-06 | 住友電工デバイス・イノベーション株式会社 | 半導体装置の製造方法 |
| US11171005B2 (en) | 2017-06-07 | 2021-11-09 | Mitsubishi Electric Corporation | Semiconductor device manufacturing method |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4213840A (en) * | 1978-11-13 | 1980-07-22 | Avantek, Inc. | Low-resistance, fine-line semiconductor device and the method for its manufacture |
| JPS618976A (ja) * | 1984-06-23 | 1986-01-16 | Mitsubishi Electric Corp | 電界効果トランジスタのゲ−ト電極形成方法 |
| JPS62177920A (ja) * | 1986-01-31 | 1987-08-04 | Nec Corp | 半導体装置の製造方法 |
| JPH01253915A (ja) * | 1988-04-01 | 1989-10-11 | Nec Corp | 半導体装置の製造方法 |
| JPH03109725A (ja) * | 1989-09-25 | 1991-05-09 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1993
- 1993-12-24 JP JP5326672A patent/JP2643812B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07183312A (ja) | 1995-07-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2637937B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP2643812B2 (ja) | 電界効果型トランジスタのゲート電極形成方法 | |
| JP2658860B2 (ja) | 半導体装置およびその製造方法 | |
| US6051484A (en) | Semiconductor device and method of manufacturing thereof | |
| JP2606592B2 (ja) | 電界効果型トランジスタのゲート電極及びその製造方法 | |
| JP2630304B2 (ja) | 電界効果型トランジスタのゲート電極形成方法 | |
| JP3092370B2 (ja) | 微細ゲート電極の形成方法 | |
| JPH06132313A (ja) | 半導体装置のゲート電極形成方法 | |
| JP3035994B2 (ja) | 半導体装置の製造方法 | |
| JPH0281441A (ja) | 半導体装置の製造方法 | |
| JPS63273363A (ja) | 半導体装置の製造方法 | |
| JP2658884B2 (ja) | 半導体装置の製造方法 | |
| JPH0228333A (ja) | 半導体装置の製造方法 | |
| JPS62115782A (ja) | 半導体装置の製造方法 | |
| JPH0845962A (ja) | 半導体装置の製造方法 | |
| JPH0831844A (ja) | 半導体装置の製造方法 | |
| JPH0684950A (ja) | 電界効果トランジスタの製造方法 | |
| JPH04137737A (ja) | 半導体装置の製造方法 | |
| JP3304595B2 (ja) | 半導体装置の製造方法 | |
| JPH02238636A (ja) | 半導体装置の製造方法 | |
| JPH05152346A (ja) | 化合物半導体装置の製造方法 | |
| JPH0521469A (ja) | 半導体装置の製造方法 | |
| JP2000243758A (ja) | 半導体装置及びその製造方法 | |
| JPH065629A (ja) | 半導体装置の製造方法 | |
| JPH11288950A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970401 |