JPH06132313A - 半導体装置のゲート電極形成方法 - Google Patents
半導体装置のゲート電極形成方法Info
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- JPH06132313A JPH06132313A JP27890392A JP27890392A JPH06132313A JP H06132313 A JPH06132313 A JP H06132313A JP 27890392 A JP27890392 A JP 27890392A JP 27890392 A JP27890392 A JP 27890392A JP H06132313 A JPH06132313 A JP H06132313A
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Abstract
(57)【要約】
【目的】 電界効果トランジスタのゲート電極形成にお
いて、断線を防止し、かつ寄生容量の増加を防止する。 【構成】 半導体基板上に塗布したレジスト膜３上に保
護膜６を形成し、さらに感度差のあるレジスト膜７，８
を多層膜として形成する。次に、レジスト膜７，８をパ
タンニングした後、保護膜を除去し、開口部１１を形成
する。次に、開口部１１を用いてレジスト膜３をパタン
ニングする。最後に、ゲート電極金属１２を蒸着し、リ
フトオフ法により、２つの茎１４，１５を持ったＴ型ゲ
ート電極を形成する。 【効果】 ゲート長の微細化に伴う断線を防ぐことがで
き、製造歩留りの向上が図れる。また寄生容量の増加も
抑えられるため、高周波特性の向上が実現できる。
いて、断線を防止し、かつ寄生容量の増加を防止する。 【構成】 半導体基板上に塗布したレジスト膜３上に保
護膜６を形成し、さらに感度差のあるレジスト膜７，８
を多層膜として形成する。次に、レジスト膜７，８をパ
タンニングした後、保護膜を除去し、開口部１１を形成
する。次に、開口部１１を用いてレジスト膜３をパタン
ニングする。最後に、ゲート電極金属１２を蒸着し、リ
フトオフ法により、２つの茎１４，１５を持ったＴ型ゲ
ート電極を形成する。 【効果】 ゲート長の微細化に伴う断線を防ぐことがで
き、製造歩留りの向上が図れる。また寄生容量の増加も
抑えられるため、高周波特性の向上が実現できる。
Description
【０００１】
【産業上の利用分野】本発明は、電界効果トランジスタ
のゲート電極の形成方法に関する。
のゲート電極の形成方法に関する。
【０００２】
【従来の技術】電界効果トランジスタ、特に化合物半導
体を用いたショットキー障壁ゲート電界効果トランジス
タ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｏｕｃｔｏｒ Ｆｉ
ｅｌｄＥｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ以下、ＭＥ
ＳＦＥＴと略す）やヘテロ接合電界効果トランジスタ
（Ｈｅｔｅｒｏ Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆ
ｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）は高移動度，低雑音
などの特徴を持ち、超高速ＩＣやマイクロ波低雑音素子
への実用がなされている。その実用化に伴い、より超高
速，低雑音化が進んでおり、その方法として、ゲート長
の短縮及びゲート抵抗の低減が行われてきた。
体を用いたショットキー障壁ゲート電界効果トランジス
タ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｏｕｃｔｏｒ Ｆｉ
ｅｌｄＥｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ以下、ＭＥ
ＳＦＥＴと略す）やヘテロ接合電界効果トランジスタ
（Ｈｅｔｅｒｏ Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆ
ｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）は高移動度，低雑音
などの特徴を持ち、超高速ＩＣやマイクロ波低雑音素子
への実用がなされている。その実用化に伴い、より超高
速，低雑音化が進んでおり、その方法として、ゲート長
の短縮及びゲート抵抗の低減が行われてきた。
【０００３】現在では、このためＩＥＥＥ ＴＲＡＮＳ
ＡＣＴＩＯＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣ
Ｅ，Ｖｏｌ．ＥＤ−３４ Ｎｏ．４，１９８７，Ｐ７５
３にあるように低感度と高感度の感度特性を持つポジ型
レジストを組み合わせた多層レジスト膜を用い、その感
度の違いを利用してゲート金属の形状をＴ型（又は、マ
ッシュルーム型と呼ばれる）にする方法が広く採られて
いる。このようなゲート電極の形状を採ることにより、
ゲート長の短縮と、ゲート抵抗の低減を実現している。
ＡＣＴＩＯＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣ
Ｅ，Ｖｏｌ．ＥＤ−３４ Ｎｏ．４，１９８７，Ｐ７５
３にあるように低感度と高感度の感度特性を持つポジ型
レジストを組み合わせた多層レジスト膜を用い、その感
度の違いを利用してゲート金属の形状をＴ型（又は、マ
ッシュルーム型と呼ばれる）にする方法が広く採られて
いる。このようなゲート電極の形状を採ることにより、
ゲート長の短縮と、ゲート抵抗の低減を実現している。
【０００４】ここで従来のＴ型ゲート形成方法の工程を
図５に示し、説明する。まず、化合物半導体よりなる動
作層１に第１の低感度なレジスト膜１７を形成し、その
上に第１のレジスト膜１７に比べて高感度な感度特性を
持つ第２のレジスト膜１８を形成する。このレジスト膜
１８を電子線１６により描画する（図５（ａ））。
図５に示し、説明する。まず、化合物半導体よりなる動
作層１に第１の低感度なレジスト膜１７を形成し、その
上に第１のレジスト膜１７に比べて高感度な感度特性を
持つ第２のレジスト膜１８を形成する。このレジスト膜
１８を電子線１６により描画する（図５（ａ））。
【０００５】次にこの描画された第１，第２レジスト膜
１７，１８を同時に現像し、断面がＴ型形状の開口を持
つレジストパタン１９を得る（図５（ｂ））。
１７，１８を同時に現像し、断面がＴ型形状の開口を持
つレジストパタン１９を得る（図５（ｂ））。
【０００６】最後に、この開口されたレジスト膜１７，
１８を利用して金属を蒸着し、Ｔ型形状のゲート電極２
０を形成する（図５（ｃ））。
１８を利用して金属を蒸着し、Ｔ型形状のゲート電極２
０を形成する（図５（ｃ））。
【０００７】
【発明が解決しようとする課題】電界効果トランジスタ
の高周波特性を向上させるためには、ゲート長の短縮と
Ｔ型ゲートの傘の拡大によるゲート抵抗の低減、及び傘
と動作層との間に発生する寄生容量の低減の３点が重要
である。
の高周波特性を向上させるためには、ゲート長の短縮と
Ｔ型ゲートの傘の拡大によるゲート抵抗の低減、及び傘
と動作層との間に発生する寄生容量の低減の３点が重要
である。
【０００８】しかしながら、従来の方法でゲート長の微
細化を進め、例えばゲート長を２００ｎｍ以下とし、第
１のレジスト膜１７の厚さを４００ｎｍと設計した場
合、傘と茎は断線し、Ｔ型ゲート電極の形成はできなか
った。逆に断線を避けながら微細化を進めていくと、第
１のレジスト膜１７は、ゲート長の１〜１．５倍程度の
厚みにしかできず、動作層と傘との間で生ずる寄生容量
が大幅に増加していた。つまり、従来の方法では、寄生
容量の増加を抑えたうえにゲート長を微細化していくこ
とは不可能であった。
細化を進め、例えばゲート長を２００ｎｍ以下とし、第
１のレジスト膜１７の厚さを４００ｎｍと設計した場
合、傘と茎は断線し、Ｔ型ゲート電極の形成はできなか
った。逆に断線を避けながら微細化を進めていくと、第
１のレジスト膜１７は、ゲート長の１〜１．５倍程度の
厚みにしかできず、動作層と傘との間で生ずる寄生容量
が大幅に増加していた。つまり、従来の方法では、寄生
容量の増加を抑えたうえにゲート長を微細化していくこ
とは不可能であった。
【０００９】また、電子情報通信学会技術研究報告，Ｅ
Ｄ９０−９２，Ｐ３７にあるように、２層レジスト膜
は、第１のレジスト膜１７と第２のレジスト膜１８が互
いに影響を及ぼし界面で混合層を形成するため、感度特
性が本来の特性値から変化する。従来の方法では、この
状態のレジスト膜を用いてゲート長の制御を行ってお
り、再現性という点で問題があった。
Ｄ９０−９２，Ｐ３７にあるように、２層レジスト膜
は、第１のレジスト膜１７と第２のレジスト膜１８が互
いに影響を及ぼし界面で混合層を形成するため、感度特
性が本来の特性値から変化する。従来の方法では、この
状態のレジスト膜を用いてゲート長の制御を行ってお
り、再現性という点で問題があった。
【００１０】本発明の目的は、このような問題を解決し
た半導体装置のゲート電極形成方法を提供することにあ
る。
た半導体装置のゲート電極形成方法を提供することにあ
る。
【００１１】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置のゲート電極形成方法は、
第１レジスト膜形成工程と、パタン描画工程と、保護膜
形成工程と、第２レジスト膜形成工程と、第３レジスト
膜形成工程と、線幅パタン形成工程と、保護膜除去工程
と、現像工程と、ゲート電極形成工程とを有する半導体
装置のゲート電極形成方法であって、第１レジスト膜形
成工程は、半導体基板上に第１のレジスト膜を形成する
ものであり、パタン描画工程は、上記第１のレジスト膜
に電子線もしくは収束イオンビームを用いて所定の線幅
を有するパタンを描画するものであり、保護膜形成工程
は、上記第１のレジスト膜上に金属膜あるいは有機膜か
らなる保護膜を形成するものであり、第２レジスト膜形
成工程は、上記保護膜上に上記第１のレジスト膜と同程
度、又はより高感度な感度特性を持つ第２のレジスト膜
を形成するものであり、第３レジスト膜形成工程は、上
記第２のレジスト膜上に、第２のレジスト膜よりさらに
高感度な感度特性を持つ第３のレジスト膜を形成するも
のであり、線幅パタン形成工程は、上記第２，第３のレ
ジスト膜を電子線，収束イオンビーム、もしくは遠紫外
線を用いて所定の線幅を有するパタンに形成するもので
あり、保護膜除去工程は、上記第２，第３のパタンニン
グされたレジスト膜を利用し、保護膜形成工程で形成し
た保護膜を除去するものであり、現像工程は、上記保護
膜除去工程後、上記パタン描画工程で描画された第１の
レジスト膜を現像するものであり、ゲート電極形成工程
は、パタンニングされた第１，第２，第３のレジスト膜
を利用し、ゲート電極をリフトオフ法により形成するも
のである。
め、本発明に係る半導体装置のゲート電極形成方法は、
第１レジスト膜形成工程と、パタン描画工程と、保護膜
形成工程と、第２レジスト膜形成工程と、第３レジスト
膜形成工程と、線幅パタン形成工程と、保護膜除去工程
と、現像工程と、ゲート電極形成工程とを有する半導体
装置のゲート電極形成方法であって、第１レジスト膜形
成工程は、半導体基板上に第１のレジスト膜を形成する
ものであり、パタン描画工程は、上記第１のレジスト膜
に電子線もしくは収束イオンビームを用いて所定の線幅
を有するパタンを描画するものであり、保護膜形成工程
は、上記第１のレジスト膜上に金属膜あるいは有機膜か
らなる保護膜を形成するものであり、第２レジスト膜形
成工程は、上記保護膜上に上記第１のレジスト膜と同程
度、又はより高感度な感度特性を持つ第２のレジスト膜
を形成するものであり、第３レジスト膜形成工程は、上
記第２のレジスト膜上に、第２のレジスト膜よりさらに
高感度な感度特性を持つ第３のレジスト膜を形成するも
のであり、線幅パタン形成工程は、上記第２，第３のレ
ジスト膜を電子線，収束イオンビーム、もしくは遠紫外
線を用いて所定の線幅を有するパタンに形成するもので
あり、保護膜除去工程は、上記第２，第３のパタンニン
グされたレジスト膜を利用し、保護膜形成工程で形成し
た保護膜を除去するものであり、現像工程は、上記保護
膜除去工程後、上記パタン描画工程で描画された第１の
レジスト膜を現像するものであり、ゲート電極形成工程
は、パタンニングされた第１，第２，第３のレジスト膜
を利用し、ゲート電極をリフトオフ法により形成するも
のである。
【００１２】また、本発明に係る半導体装置のゲート電
極形成方法は、第１レジスト膜形成工程と、保護膜形成
工程と、第２レジスト膜形成工程と、第３レジスト膜形
成工程と、線幅パタン形成工程と、保護膜除去工程と、
パタン描画工程と、現像工程と、ゲート電極形成工程と
を有する半導体装置のゲート電極形成方法であって、第
１レジスト膜形成工程は、半導体基板上に第１のレジス
ト膜を形成するものであり、保護膜形成工程は、上記第
１のレジスト膜上に金属膜あるいは有機膜からなる保護
膜を形成するものであり、第２レジスト膜形成工程は、
上記保護膜上に上記第１のレジスト膜と同程度、又はよ
り高感度な感度特性を持つ第２のレジスト膜を形成する
ものであり、第３レジスト膜形成工程は、上記第２のレ
ジスト膜上に、第２のレジスト膜よりさらに高感度な感
度特性を持つ第３のレジスト膜を形成するものであり、
線幅パタン形成工程は、上記第２，第３のレジスト膜を
電子線，収束イオンビーム、もしくは遠紫外線を用いて
所定の線幅を有するパタンに形成するものであり、保護
膜除去工程は、パタンニングされた第２，第３のレジス
ト膜を利用し、保護膜形成工程で形成した保護膜を除去
するものであり、パタン描画工程は、上記第１のレジス
ト膜に電子線もしくは収束イオンビームを用いて所定の
線幅を有するパタンに描画するものであり、現像工程
は、上記第１のレジスト膜を現像するものであり、ゲー
ト電極形成工程は、パタンニングされた第１，第２，第
３のレジスト膜を利用し、ゲート電極をリフトオフ法に
より形成するものである。
極形成方法は、第１レジスト膜形成工程と、保護膜形成
工程と、第２レジスト膜形成工程と、第３レジスト膜形
成工程と、線幅パタン形成工程と、保護膜除去工程と、
パタン描画工程と、現像工程と、ゲート電極形成工程と
を有する半導体装置のゲート電極形成方法であって、第
１レジスト膜形成工程は、半導体基板上に第１のレジス
ト膜を形成するものであり、保護膜形成工程は、上記第
１のレジスト膜上に金属膜あるいは有機膜からなる保護
膜を形成するものであり、第２レジスト膜形成工程は、
上記保護膜上に上記第１のレジスト膜と同程度、又はよ
り高感度な感度特性を持つ第２のレジスト膜を形成する
ものであり、第３レジスト膜形成工程は、上記第２のレ
ジスト膜上に、第２のレジスト膜よりさらに高感度な感
度特性を持つ第３のレジスト膜を形成するものであり、
線幅パタン形成工程は、上記第２，第３のレジスト膜を
電子線，収束イオンビーム、もしくは遠紫外線を用いて
所定の線幅を有するパタンに形成するものであり、保護
膜除去工程は、パタンニングされた第２，第３のレジス
ト膜を利用し、保護膜形成工程で形成した保護膜を除去
するものであり、パタン描画工程は、上記第１のレジス
ト膜に電子線もしくは収束イオンビームを用いて所定の
線幅を有するパタンに描画するものであり、現像工程
は、上記第１のレジスト膜を現像するものであり、ゲー
ト電極形成工程は、パタンニングされた第１，第２，第
３のレジスト膜を利用し、ゲート電極をリフトオフ法に
より形成するものである。
【００１３】
【作用】図２に示したのは本発明の方法による工程の断
面図である。本発明の方法によれば、第１のレジスト膜
３を保護膜６により第２，第３のレジスト膜７，８と分
離して描画，現像している。そのため、ゲート長が微細
になった場合でも、傘１３と第１の茎１５の断線を第２
の茎１４があるために防ぐことができる。また、形成さ
れたＴ型ゲート電極の傘１３の部分による寄生容量も茎
１４，１５の長さが得られることにより著しく低減でき
る。
面図である。本発明の方法によれば、第１のレジスト膜
３を保護膜６により第２，第３のレジスト膜７，８と分
離して描画，現像している。そのため、ゲート長が微細
になった場合でも、傘１３と第１の茎１５の断線を第２
の茎１４があるために防ぐことができる。また、形成さ
れたＴ型ゲート電極の傘１３の部分による寄生容量も茎
１４，１５の長さが得られることにより著しく低減でき
る。
【００１４】また、レジスト混合層が発生しないため、
ゲート長は、第１のレジスト膜３の描画，現像条件を変
化させることのみで再現性良く制御できる。
ゲート長は、第１のレジスト膜３の描画，現像条件を変
化させることのみで再現性良く制御できる。
【００１５】
【実施例】以下、本発明の実施例について、図面を参照
して説明する。なお本発明による半導体装置のゲート電
極形成方法は、電界効果トランジスタに広く実施できる
ものである。ここではＧａＡｓ化合物半導体を用いたＭ
ＥＳＦＥＴを例にとり説明する。
して説明する。なお本発明による半導体装置のゲート電
極形成方法は、電界効果トランジスタに広く実施できる
ものである。ここではＧａＡｓ化合物半導体を用いたＭ
ＥＳＦＥＴを例にとり説明する。
【００１６】図１及び図２は、本発明の実施例１を説明
するための模式的断面図である。まずＧａＡｓ化合物半
導体よりなる動作層１にＡｕＧｅ／Ｎｉ／Ａｕからなる
ソース・ドレイン電極２を形成する（図１（ａ））。次
に、電子線用のポジ型レジスト剤、例えばＰＭＭＡ（ポ
リメチルメタクリレート）を１５０ｎｍの厚さになるよ
うに塗布して第１のレジスト膜３を形成する。次に、第
１のレジスト膜３に第１の電子線５によりＴ型ゲート電
極の第１の茎４のパタンを描画する（図１（ｂ））。次
に、ＴｉあるいはＡｌからなる保護膜６を５０ｎｍ程度
の厚さになるように真空蒸着法にてレジスト膜３及び第
１の茎４上に形成する（図１（ｃ））。
するための模式的断面図である。まずＧａＡｓ化合物半
導体よりなる動作層１にＡｕＧｅ／Ｎｉ／Ａｕからなる
ソース・ドレイン電極２を形成する（図１（ａ））。次
に、電子線用のポジ型レジスト剤、例えばＰＭＭＡ（ポ
リメチルメタクリレート）を１５０ｎｍの厚さになるよ
うに塗布して第１のレジスト膜３を形成する。次に、第
１のレジスト膜３に第１の電子線５によりＴ型ゲート電
極の第１の茎４のパタンを描画する（図１（ｂ））。次
に、ＴｉあるいはＡｌからなる保護膜６を５０ｎｍ程度
の厚さになるように真空蒸着法にてレジスト膜３及び第
１の茎４上に形成する（図１（ｃ））。
【００１７】ここで保護膜６の材料としてＴｉあるいは
Ａｌの金属を用いると、膜形成時において、第１のレジ
スト膜３が熱により変性することを避けることができ
る。
Ａｌの金属を用いると、膜形成時において、第１のレジ
スト膜３が熱により変性することを避けることができ
る。
【００１８】次に、保護膜６上に第１のレジスト膜３と
同程度、あるいはより高い感度特性を持つレジスト剤、
例えばＰＭＭＡを用い、第２のレジスト膜７を形成す
る。次に第２のレジスト膜７上に第２のレジスト剤より
さらに高い感度特性を持つレジスト剤、例えばＥＢＲ−
９（トリフルオロエチルクロロアクリレート）で第３の
レジスト膜８を形成する（図１（ｄ））。
同程度、あるいはより高い感度特性を持つレジスト剤、
例えばＰＭＭＡを用い、第２のレジスト膜７を形成す
る。次に第２のレジスト膜７上に第２のレジスト剤より
さらに高い感度特性を持つレジスト剤、例えばＥＢＲ−
９（トリフルオロエチルクロロアクリレート）で第３の
レジスト膜８を形成する（図１（ｄ））。
【００１９】次に第２の電子線９によりＴ型ゲート電極
の傘のレジストパタン１０を描画し、現像する。このと
き、第２，第３のレジスト剤の感度差により、第２のレ
ジスト膜７にはＴ型ゲート電極の第２の茎１４を形成す
るためのパタン、第３のレジスト膜８には傘１３を形成
するためのパタンがそれぞれ形成される（図１
（ｅ））。
の傘のレジストパタン１０を描画し、現像する。このと
き、第２，第３のレジスト剤の感度差により、第２のレ
ジスト膜７にはＴ型ゲート電極の第２の茎１４を形成す
るためのパタン、第３のレジスト膜８には傘１３を形成
するためのパタンがそれぞれ形成される（図１
（ｅ））。
【００２０】次に、保護膜６上に形成されたレジストパ
タン１０を使ってＴｉあるいはＡｌの保護膜６を除去
し、開口部１１を形成する。この除去には第１，第２，
第３のレジスト膜を変性させないように、例えば希釈塩
酸（ＨＣｌ），希釈フッ酸（ＨＦ）、又はフッ酸をフッ
化アンモニウムで希釈したバッファドフッ酸（ＨＦとＮ
Ｈ4Ｆ）のいずれかを用いて行う（図２（ａ））。
タン１０を使ってＴｉあるいはＡｌの保護膜６を除去
し、開口部１１を形成する。この除去には第１，第２，
第３のレジスト膜を変性させないように、例えば希釈塩
酸（ＨＣｌ），希釈フッ酸（ＨＦ）、又はフッ酸をフッ
化アンモニウムで希釈したバッファドフッ酸（ＨＦとＮ
Ｈ4Ｆ）のいずれかを用いて行う（図２（ａ））。
【００２１】次に、第１のレジスト膜３を現像し、２つ
の茎の長さを持つＴ型レジストパタンを形成する。次に
ゲート金属１２、例えばＡｌを４００ｎｍの厚さになる
ように真空蒸着法にて全面に形成する（図２（ｂ））。
次に、多層になったレジスト膜を有機溶剤で溶解するこ
とにより、傘１３及び２つの茎１４，１５を有するＴ型
ゲート電極を形成し、ＦＥＴ素子を完成する（図２
（ｃ））。
の茎の長さを持つＴ型レジストパタンを形成する。次に
ゲート金属１２、例えばＡｌを４００ｎｍの厚さになる
ように真空蒸着法にて全面に形成する（図２（ｂ））。
次に、多層になったレジスト膜を有機溶剤で溶解するこ
とにより、傘１３及び２つの茎１４，１５を有するＴ型
ゲート電極を形成し、ＦＥＴ素子を完成する（図２
（ｃ））。
【００２２】（実施例２）図３及び図４は、本発明の実
施例２を説明するための模式的断面図である。まず化合
物半導体よりなる動作層１にＡｕＧｅ／Ｎｉ／Ａｕから
なるソース・ドレイン電極２を形成する（図３
（ａ））。
施例２を説明するための模式的断面図である。まず化合
物半導体よりなる動作層１にＡｕＧｅ／Ｎｉ／Ａｕから
なるソース・ドレイン電極２を形成する（図３
（ａ））。
【００２３】次に、電子線用のポジ型レジスト剤、例え
ばＰＭＭＡを１５０ｎｍの厚さになるように塗布し、第
１のレジスト膜３を形成する。次に、Ａｌからなる保護
膜６を５０ｎｍ程度の厚さになるように真空蒸着法にて
形成する（図３（ｃ））。次に、保護膜６上に第１のレ
ジスト膜３と同程度か、より高い感度特性を持つレジス
ト剤、例えばＥＢＲ−１（ポリトリクロルエチルアクリ
レート）を用い、第２のレジスト膜７を形成し、その膜
上に第２のレジスト剤よりさらに高い感度特性を持つレ
ジスト剤、例えばＥＢＲ−９を用いて第３のレジスト膜
８を形成する（図３（ｄ））。
ばＰＭＭＡを１５０ｎｍの厚さになるように塗布し、第
１のレジスト膜３を形成する。次に、Ａｌからなる保護
膜６を５０ｎｍ程度の厚さになるように真空蒸着法にて
形成する（図３（ｃ））。次に、保護膜６上に第１のレ
ジスト膜３と同程度か、より高い感度特性を持つレジス
ト剤、例えばＥＢＲ−１（ポリトリクロルエチルアクリ
レート）を用い、第２のレジスト膜７を形成し、その膜
上に第２のレジスト剤よりさらに高い感度特性を持つレ
ジスト剤、例えばＥＢＲ−９を用いて第３のレジスト膜
８を形成する（図３（ｄ））。
【００２４】次に、第２の電子線９によりＴ型ゲート電
極の傘のパタン１０を描画し、現像する。このとき第
２，第３のレジスト剤の感度差により、第２のレジスト
膜７にはＴ型ゲート電極の第２の茎１４を形成するため
のパタン、第３のレジスト膜８には傘１３を形成するた
めのパタンがそれぞれ形成される（図３（ｅ））。
極の傘のパタン１０を描画し、現像する。このとき第
２，第３のレジスト剤の感度差により、第２のレジスト
膜７にはＴ型ゲート電極の第２の茎１４を形成するため
のパタン、第３のレジスト膜８には傘１３を形成するた
めのパタンがそれぞれ形成される（図３（ｅ））。
【００２５】次に、保護膜６上に形成されたレジストパ
タンを使ってＡｌの保護膜６を除去し、開口部１１を形
成する。この除去には例えば希釈塩酸（ＨＣｌ），希釈
フッ酸（ＨＦ）、又はフッ酸をフッ化アンモニウムで希
釈したバッファドフッ酸（ＨＦとＮＨ4Ｆ）を用いて行
う。次に、第１のレジスト膜３に第１の電子線５により
Ｔ型ゲート電極の第１の茎のパタン４を描画する（図４
（ｆ））。
タンを使ってＡｌの保護膜６を除去し、開口部１１を形
成する。この除去には例えば希釈塩酸（ＨＣｌ），希釈
フッ酸（ＨＦ）、又はフッ酸をフッ化アンモニウムで希
釈したバッファドフッ酸（ＨＦとＮＨ4Ｆ）を用いて行
う。次に、第１のレジスト膜３に第１の電子線５により
Ｔ型ゲート電極の第１の茎のパタン４を描画する（図４
（ｆ））。
【００２６】次に、第１のレジスト膜３を現像し、２段
階の茎の長さを持つＴ型レジストパタンを形成する。次
に、ゲート金属１２、例えばＴｉ，Ｐｔ，Ａｕを真空蒸
着法にて各々１０ｎｍ，５０ｎｍ，３００ｎｍの厚さで
全面に形成する（図４（ｇ））。次に、全てのレジスト
膜を有機溶剤で溶解することにより、Ｔ型ゲート電極を
持ったＦＥＴ素子を完成する（図４（ｈ））。
階の茎の長さを持つＴ型レジストパタンを形成する。次
に、ゲート金属１２、例えばＴｉ，Ｐｔ，Ａｕを真空蒸
着法にて各々１０ｎｍ，５０ｎｍ，３００ｎｍの厚さで
全面に形成する（図４（ｇ））。次に、全てのレジスト
膜を有機溶剤で溶解することにより、Ｔ型ゲート電極を
持ったＦＥＴ素子を完成する（図４（ｈ））。
【００２７】また本実施例の保護膜としては、Ｔｉ，Ａ
ｌなどの金属膜を採用したが、例えば水溶性の高分子有
機膜を用いてもよい。
ｌなどの金属膜を採用したが、例えば水溶性の高分子有
機膜を用いてもよい。
【００２８】またレジストの露光方法としては、本実施
例の電子線による描画以外にも収束イオンビーム描画に
よる方法、もしくは遠紫外線を用いた露光法でもよい。
例の電子線による描画以外にも収束イオンビーム描画に
よる方法、もしくは遠紫外線を用いた露光法でもよい。
【００２９】
【発明の効果】以上説明したように本発明の方法によれ
ば、Ｔ型ゲート電極を形成する際、微細なゲート長にも
かかわらず断線が防止でき、製造上の歩留りを向上でき
る。また、Ｔ型ゲート電極の茎の部分を長く形成するこ
とが可能となり、実施例においては、ゲート長が同じで
あるとした従来例と比較して、傘による寄生容量は２５
％以上減少できた。また、ゲート長に直接関わる第１の
レジスト膜を独立に露光，現像できるため、ゲート長が
微細になった場合においても再現性良く制御できる。
ば、Ｔ型ゲート電極を形成する際、微細なゲート長にも
かかわらず断線が防止でき、製造上の歩留りを向上でき
る。また、Ｔ型ゲート電極の茎の部分を長く形成するこ
とが可能となり、実施例においては、ゲート長が同じで
あるとした従来例と比較して、傘による寄生容量は２５
％以上減少できた。また、ゲート長に直接関わる第１の
レジスト膜を独立に露光，現像できるため、ゲート長が
微細になった場合においても再現性良く制御できる。
【図１】本発明の実施例１を説明するための工程断面図
である。
である。
【図２】本発明の実施例１を説明するための工程断面図
である。
である。
【図３】本発明の実施例２を説明するための工程断面図
である。
である。
【図４】本発明の実施例２を説明するための工程断面図
である。
である。
【図５】従来例を説明するための工程断面図である。
１ ＧａＡｓ化合物半導体よりなる動作層 ２ ＡｕＧｅ／Ｎｉ／Ａｕからなるソース・ドレイン電
極 ３ 第１のレジスト膜 ４ 描画された第１の茎 ５ 第１の電子線 ６ 保護膜 ７ 第２のレジスト膜 ８ 第３のレジスト膜 ９ 第２の電子線 １０ 傘のレジストパタン １１ 開口部 １２ ゲート金属 １３ 傘 １４ 第２の茎 １５ 第１の茎 １６ 電子線 １７ 第１のレジスト膜 １８ 第２のレジスト膜 １９ レジストパタン ２０ Ｔ型ゲート電極
極 ３ 第１のレジスト膜 ４ 描画された第１の茎 ５ 第１の電子線 ６ 保護膜 ７ 第２のレジスト膜 ８ 第３のレジスト膜 ９ 第２の電子線 １０ 傘のレジストパタン １１ 開口部 １２ ゲート金属 １３ 傘 １４ 第２の茎 １５ 第１の茎 １６ 電子線 １７ 第１のレジスト膜 １８ 第２のレジスト膜 １９ レジストパタン ２０ Ｔ型ゲート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/027 21/302 Ｋ 9277−4Ｍ 8831−4Ｍ Ｈ０１Ｌ 21/30 ３５１ 7352−4Ｍ ３６１ Ｓ
Claims (2)
- 【請求項１】 第１レジスト膜形成工程と、パタン描画
工程と、保護膜形成工程と、第２レジスト膜形成工程
と、第３レジスト膜形成工程と、線幅パタン形成工程
と、保護膜除去工程と、現像工程と、ゲート電極形成工
程とを有する半導体装置のゲート電極形成方法であっ
て、 第１レジスト膜形成工程は、半導体基板上に第１のレジ
スト膜を形成するものであり、 パタン描画工程は、上記第１のレジスト膜に電子線もし
くは収束イオンビームを用いて所定の線幅を有するパタ
ンを描画するものであり、 保護膜形成工程は、上記第１のレジスト膜上に金属膜あ
るいは有機膜からなる保護膜を形成するものであり、 第２レジスト膜形成工程は、上記保護膜上に上記第１の
レジスト膜と同程度、又はより高感度な感度特性を持つ
第２のレジスト膜を形成するものであり、 第３レジスト膜形成工程は、上記第２のレジスト膜上
に、第２のレジスト膜よりさらに高感度な感度特性を持
つ第３のレジスト膜を形成するものであり、 線幅パタン形成工程は、上記第２，第３のレジスト膜を
電子線，収束イオンビーム、もしくは遠紫外線を用いて
所定の線幅を有するパタンに形成するものであり、 保護膜除去工程は、上記第２，第３のパタンニングされ
たレジスト膜を利用し、保護膜形成工程で形成した保護
膜を除去するものであり、 現像工程は、上記保護膜除去工程後、上記パタン描画工
程で描画された第１のレジスト膜を現像するものであ
り、 ゲート電極形成工程は、パタンニングされた第１，第
２，第３のレジスト膜を利用し、ゲート電極をリフトオ
フ法により形成するものであることを特徴とする半導体
装置のゲート電極形成方法。 - 【請求項２】 第１レジスト膜形成工程と、保護膜形成
工程と、第２レジスト膜形成工程と、第３レジスト膜形
成工程と、線幅パタン形成工程と、保護膜除去工程と、
パタン描画工程と、現像工程と、ゲート電極形成工程と
を有する半導体装置のゲート電極形成方法であって、 第１レジスト膜形成工程は、半導体基板上に第１のレジ
スト膜を形成するものであり、 保護膜形成工程は、上記第１のレジスト膜上に金属膜あ
るいは有機膜からなる保護膜を形成するものであり、 第２レジスト膜形成工程は、上記保護膜上に上記第１の
レジスト膜と同程度、又はより高感度な感度特性を持つ
第２のレジスト膜を形成するものであり、 第３レジスト膜形成工程は、上記第２のレジスト膜上
に、第２のレジスト膜よりさらに高感度な感度特性を持
つ第３のレジスト膜を形成するものであり、 線幅パタン形成工程は、上記第２，第３のレジスト膜を
電子線，収束イオンビーム、もしくは遠紫外線を用いて
所定の線幅を有するパタンに形成するものであり、 保護膜除去工程は、パタンニングされた第２，第３のレ
ジスト膜を利用し、保護膜形成工程で形成した保護膜を
除去するものであり、 パタン描画工程は、上記第１のレジスト膜に電子線もし
くは収束イオンビームを用いて所定の線幅を有するパタ
ンに描画するものであり、 現像工程は、上記第１のレジスト膜を現像するものであ
り、 ゲート電極形成工程は、パタンニングされた第１，第
２，第３のレジスト膜を利用し、ゲート電極をリフトオ
フ法により形成するものであることを特徴とする半導体
装置のゲート電極形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27890392A JP2924503B2 (ja) | 1992-10-16 | 1992-10-16 | 半導体装置のゲート電極形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27890392A JP2924503B2 (ja) | 1992-10-16 | 1992-10-16 | 半導体装置のゲート電極形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06132313A true JPH06132313A (ja) | 1994-05-13 |
| JP2924503B2 JP2924503B2 (ja) | 1999-07-26 |
Family
ID=17603704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27890392A Expired - Lifetime JP2924503B2 (ja) | 1992-10-16 | 1992-10-16 | 半導体装置のゲート電極形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2924503B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0822997A (ja) * | 1994-07-07 | 1996-01-23 | Nec Corp | 半導体装置およびその製造方法 |
| JPH0974073A (ja) * | 1995-09-06 | 1997-03-18 | Nec Corp | 電極・配線形成方法 |
| KR100289328B1 (ko) * | 1998-12-04 | 2001-12-28 | 정선종 | 이단계게이트리세스공정을이용한화합물반도체소자의제조방법 |
| KR100315400B1 (ko) * | 1998-12-11 | 2002-04-24 | 오길록 | 계단형 게이트 전극을 구비한 화합물반도체 소자의 제조방법 |
-
1992
- 1992-10-16 JP JP27890392A patent/JP2924503B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0822997A (ja) * | 1994-07-07 | 1996-01-23 | Nec Corp | 半導体装置およびその製造方法 |
| JPH0974073A (ja) * | 1995-09-06 | 1997-03-18 | Nec Corp | 電極・配線形成方法 |
| KR100289328B1 (ko) * | 1998-12-04 | 2001-12-28 | 정선종 | 이단계게이트리세스공정을이용한화합물반도체소자의제조방법 |
| KR100315400B1 (ko) * | 1998-12-11 | 2002-04-24 | 오길록 | 계단형 게이트 전극을 구비한 화합물반도체 소자의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2924503B2 (ja) | 1999-07-26 |
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