JPS6215861A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6215861A JPS6215861A JP15458485A JP15458485A JPS6215861A JP S6215861 A JPS6215861 A JP S6215861A JP 15458485 A JP15458485 A JP 15458485A JP 15458485 A JP15458485 A JP 15458485A JP S6215861 A JPS6215861 A JP S6215861A
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- gate
- layer
- recessed portion
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の製造方法に関し、具体的には選
択ドープしたヘテロ接合界面にたまる高易動度の電子を
応用した電界効果トランジスタの製造方法に関するもの
である。
択ドープしたヘテロ接合界面にたまる高易動度の電子を
応用した電界効果トランジスタの製造方法に関するもの
である。
従来の技術
選択ドープしたヘテロ接合界面にたまる高易動度の電子
を電界効果トランジスタの作製に応用した素子として従
来より、高電子易動度トランジスタ（ハイエレクトロン
モビリティトランジスタ：Ｈｉｇｈ ＩＣ１ｅｃｔｒｏ
ｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ ； Ｈ
ＥＭＴ ）としてよく知られている。第４図に、この素
子の構造を示す。第４図において、２１は半絶縁性Ｇａ
Ａｓ基板、２２はノンドープＱ４ＡＢｘピタキシャル成
長層、２３はノンドープＡβＸ ＧＩＬ ＋ ｚ Ａｓ
スペーサ層、２４はＮ形人１ｚ Ｇａ １ｚ Ａｓ層で
あり、このような構造ではムｌｚ Ｇａ １ ｚ Ａｓ
スペーサ層２３とＧａ Ａｓ層２２のヘテロ界面のＧ
ａ Ａｓ層２２側に、高易動度の２次元電子ガス２８が
たまることが知られている。このヘテロ構造を用いて電
界効果トランジスタ（ＦＥＴ）を作製する場合、従来、
ま、ず、ムｕＧｅを主成分とする電極メタル２６が、Ｆ
ＥＴのソース・ドレーン領域に形成され、熱処理を行な
って、オーミック電極を形成する。次にゲート形成領域
２５０半導体層を所定の深さまでエツチングで除去し、
ＦＩＴのしきい値を調整する。さらに、ゲートメタル２
７を、ゲート形成領域に形成され、ＦＩＣＴが出来上が
る。ゲートメタル２７は通常、ホトレジストとよばれる
感光性の有機膜を全面に塗布した後、光を選択的に照射
し、現像を行なって、ゲート電極パターンに相当する部
分のホトレジストを除去し、しかる後、全面にゲートメ
タルを蒸着し、さらに、残っているホトレジスト上のメ
タルをホトレジストを有機溶剤で溶かし、除去して形成
される。
を電界効果トランジスタの作製に応用した素子として従
来より、高電子易動度トランジスタ（ハイエレクトロン
モビリティトランジスタ：Ｈｉｇｈ ＩＣ１ｅｃｔｒｏ
ｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ ； Ｈ
ＥＭＴ ）としてよく知られている。第４図に、この素
子の構造を示す。第４図において、２１は半絶縁性Ｇａ
Ａｓ基板、２２はノンドープＱ４ＡＢｘピタキシャル成
長層、２３はノンドープＡβＸ ＧＩＬ ＋ ｚ Ａｓ
スペーサ層、２４はＮ形人１ｚ Ｇａ １ｚ Ａｓ層で
あり、このような構造ではムｌｚ Ｇａ １ ｚ Ａｓ
スペーサ層２３とＧａ Ａｓ層２２のヘテロ界面のＧ
ａ Ａｓ層２２側に、高易動度の２次元電子ガス２８が
たまることが知られている。このヘテロ構造を用いて電
界効果トランジスタ（ＦＥＴ）を作製する場合、従来、
ま、ず、ムｕＧｅを主成分とする電極メタル２６が、Ｆ
ＥＴのソース・ドレーン領域に形成され、熱処理を行な
って、オーミック電極を形成する。次にゲート形成領域
２５０半導体層を所定の深さまでエツチングで除去し、
ＦＩＴのしきい値を調整する。さらに、ゲートメタル２
７を、ゲート形成領域に形成され、ＦＩＣＴが出来上が
る。ゲートメタル２７は通常、ホトレジストとよばれる
感光性の有機膜を全面に塗布した後、光を選択的に照射
し、現像を行なって、ゲート電極パターンに相当する部
分のホトレジストを除去し、しかる後、全面にゲートメ
タルを蒸着し、さらに、残っているホトレジスト上のメ
タルをホトレジストを有機溶剤で溶かし、除去して形成
される。
発明が解決しようとする問題点
このような方法は、リフトオフ法と呼ばれるが、形成さ
れるゲート電極の最小寸法は、光露光法の限界と言われ
る０、５〜１．０μｍであり、これより、寸法を縮小す
ることは困難である。一方、素子時注を向上させる点で
、ゲート電極のソース・ドレーン方向の寸法を小さくす
ることが望まれている。
れるゲート電極の最小寸法は、光露光法の限界と言われ
る０、５〜１．０μｍであり、これより、寸法を縮小す
ることは困難である。一方、素子時注を向上させる点で
、ゲート電極のソース・ドレーン方向の寸法を小さくす
ることが望まれている。
本発明は、以上に述べたゲート寸法の短縮化を光露光法
を用いて行なおうとするものである。
を用いて行なおうとするものである。
問題点を解決するだめの手段
本発明は、選択ドープしたヘテロ接合構造を有する基板
に、まず絶縁膜を全面に形成し、ゲート形成領域の絶縁
膜をエツチングにより除去後、ひきつづいてゲート形成
領域の半導体層を所望の深さまでエツチングにより除去
し、凹部を形成する工程と、全面に第２の絶縁膜を堆積
し、イオンエツチングにより、基板面に対して垂直方向
より第２の絶縁膜をエツチングし、凹部底面に存在する
第２の絶縁膜を除去すると同時に、凹部側壁に第２の絶
縁膜を残す工程と、凹部を覆ってゲートメタルを形成す
る工程を含むものである。
に、まず絶縁膜を全面に形成し、ゲート形成領域の絶縁
膜をエツチングにより除去後、ひきつづいてゲート形成
領域の半導体層を所望の深さまでエツチングにより除去
し、凹部を形成する工程と、全面に第２の絶縁膜を堆積
し、イオンエツチングにより、基板面に対して垂直方向
より第２の絶縁膜をエツチングし、凹部底面に存在する
第２の絶縁膜を除去すると同時に、凹部側壁に第２の絶
縁膜を残す工程と、凹部を覆ってゲートメタルを形成す
る工程を含むものである。
作用
本発明による製造方法を用いると、選択ドープしたヘテ
ロ接合を有する基板のゲート形成領域の凹部側壁に絶縁
膜が形成され、凹部のパターン巾が実質的に絶縁膜の膜
厚の約２倍だけ短縮され、ＦＥＴのゲート長の短縮化が
行なえる。また凹部以外の領域の表面は、第１の絶縁膜
ですでに覆われており、凹部の側壁に第２の絶縁膜を形
成したあと直接凹部のパターン巾よりも大きいゲート電
極を形成しても、ゲートのソース・ドレーン領域とのシ
ョートや耐圧の劣化は問題とならない。
ロ接合を有する基板のゲート形成領域の凹部側壁に絶縁
膜が形成され、凹部のパターン巾が実質的に絶縁膜の膜
厚の約２倍だけ短縮され、ＦＥＴのゲート長の短縮化が
行なえる。また凹部以外の領域の表面は、第１の絶縁膜
ですでに覆われており、凹部の側壁に第２の絶縁膜を形
成したあと直接凹部のパターン巾よりも大きいゲート電
極を形成しても、ゲートのソース・ドレーン領域とのシ
ョートや耐圧の劣化は問題とならない。
実施例
本発明の実施例を第１図にそって詳しく説明する。第１
図において、１は半絶縁性Ｇａ Ａｓ基板、２はノンド
ープのＧａ Ａｓ層で膜厚が０．６〜１μｍであり、３
は膜厚が０〜２ｏＯ人のノンドープＡ ＡＸ Ｇａ ｉ
ｚ Ａｓ層、４は膜厚が３００〜６００人のＳｉをド
ープしたＮ形ムｌｚ Ｇａ １ｚ Ａｓ層である。
図において、１は半絶縁性Ｇａ Ａｓ基板、２はノンド
ープのＧａ Ａｓ層で膜厚が０．６〜１μｍであり、３
は膜厚が０〜２ｏＯ人のノンドープＡ ＡＸ Ｇａ ｉ
ｚ Ａｓ層、４は膜厚が３００〜６００人のＳｉをド
ープしたＮ形ムｌｚ Ｇａ １ｚ Ａｓ層である。
Ａ４ｚＧａＨＸＡｓ層の人ｌの組成比Ｘは通常０．２〜
０．４であり、Ｓｉのドーピングは１〜１０×１ｏ／ａ
［１３に設定される。６はオーミックコンタクトの抵抗
を下げることと、表面の空乏層による電位の一側への行
きすぎを抑制し、ソース・ドレーン領域のヘテロ界面（
３と２の界面）に十分電子がたまるようにすることを目
的とした、高濃度にＳｉを添加したＮ形Ｇａ Ａｓ層で
膜厚は１０００〜４ｏＯｏ八に設定されている。このよ
うな人７！ｘＧ２Ｌ、−エ人Ｓの一部にＳｉがドープさ
れ、活性層のＧａＡｓ ２はノンドープにされている構
造は選択ドープされたヘテロ構造と呼ばれ、ノンドープ
Ｇａ Ａｓ層２と人βｘＧａ １Ｘ Ａｓ層３のヘテロ
界面のＧａＡｓ層側に高易動度の２次元電子ガス１４が
形成される。
０．４であり、Ｓｉのドーピングは１〜１０×１ｏ／ａ
［１３に設定される。６はオーミックコンタクトの抵抗
を下げることと、表面の空乏層による電位の一側への行
きすぎを抑制し、ソース・ドレーン領域のヘテロ界面（
３と２の界面）に十分電子がたまるようにすることを目
的とした、高濃度にＳｉを添加したＮ形Ｇａ Ａｓ層で
膜厚は１０００〜４ｏＯｏ八に設定されている。このよ
うな人７！ｘＧ２Ｌ、−エ人Ｓの一部にＳｉがドープさ
れ、活性層のＧａＡｓ ２はノンドープにされている構
造は選択ドープされたヘテロ構造と呼ばれ、ノンドープ
Ｇａ Ａｓ層２と人βｘＧａ １Ｘ Ａｓ層３のヘテロ
界面のＧａＡｓ層側に高易動度の２次元電子ガス１４が
形成される。
１〜５の層からなる基板を用いて、本発明による電界効
果トランジスタの製造方法を適用する。
果トランジスタの製造方法を適用する。
まず、１形Ｇａ Ａｓ層５の表面に第１の絶縁膜６を堆
積する。絶縁膜６には膜厚が２０ｏｏ〜４０００人の５
ｉ０２ あるいは５ｉ５Ｎ４を用いる（第１図（＋Ｌ）
）。
積する。絶縁膜６には膜厚が２０ｏｏ〜４０００人の５
ｉ０２ あるいは５ｉ５Ｎ４を用いる（第１図（＋Ｌ）
）。
次に全面にポジレジストを塗布し、ゲート電極形成領域
７のポジレジストを通常の光露光法と現像により除去し
、この領域の第１の絶縁膜および半導体層を所望の深さ
にまでエツチングにより除去する。本実施例では除去す
る半導体層として領域７のＮ形Ｇａ Ａｓ層を除去した
。（第１図（ｂ））次に以上の工程で形成されたゲート
電極形成領域７の凹部を覆って全面に第２の絶縁膜８を
堆積、形成、する。第２の絶縁膜としては膜厚が２００
０〜４０００人（７）ＳｉＯｚあるいはＳｉ３Ｎ４を用
イた。（第１図（Ｃ））次に、イオンエツチング法を用
いて、基板平面に対して垂直な方向よシ第２の絶縁膜８
をエツチングし、凹部底面の第２の絶縁膜８を除去する
と、第１図（ｄ）のように凹部の側壁のみに第２の絶縁
膜９を残すことができる。この側壁に形成された絶縁膜
９により、ゲート形成領域のパターン幅が、第２の絶縁
膜の膜厚の約２倍だけ短縮されることになる。しかる後
、全面にポジレジストを塗布し、通常の光露光法で、前
述のゲート電極形成領域７より広い領域のポジレジスト
を除去し、第２のゲートパターンを形成する。しかる後
、全面にゲート電極用金属膜１２を堆積する。（第１図
（ｅ））本実施例ではゲート電極用金属として、Ｔｉ／
Ｐｔ／Ａｕを順次、真空蒸着したものを用いた。
７のポジレジストを通常の光露光法と現像により除去し
、この領域の第１の絶縁膜および半導体層を所望の深さ
にまでエツチングにより除去する。本実施例では除去す
る半導体層として領域７のＮ形Ｇａ Ａｓ層を除去した
。（第１図（ｂ））次に以上の工程で形成されたゲート
電極形成領域７の凹部を覆って全面に第２の絶縁膜８を
堆積、形成、する。第２の絶縁膜としては膜厚が２００
０〜４０００人（７）ＳｉＯｚあるいはＳｉ３Ｎ４を用
イた。（第１図（Ｃ））次に、イオンエツチング法を用
いて、基板平面に対して垂直な方向よシ第２の絶縁膜８
をエツチングし、凹部底面の第２の絶縁膜８を除去する
と、第１図（ｄ）のように凹部の側壁のみに第２の絶縁
膜９を残すことができる。この側壁に形成された絶縁膜
９により、ゲート形成領域のパターン幅が、第２の絶縁
膜の膜厚の約２倍だけ短縮されることになる。しかる後
、全面にポジレジストを塗布し、通常の光露光法で、前
述のゲート電極形成領域７より広い領域のポジレジスト
を除去し、第２のゲートパターンを形成する。しかる後
、全面にゲート電極用金属膜１２を堆積する。（第１図
（ｅ））本実施例ではゲート電極用金属として、Ｔｉ／
Ｐｔ／Ａｕを順次、真空蒸着したものを用いた。
次に、残っているポジレジストをアセトンなどの有機溶
剤で溶かし、ゲート領域上の金属膜のみを残し、他の領
域のゲート電極用金属膜を除去する。（第１図（ｆ））
最後にソース・ドレーン電極パターンをポジレジストを
用いて形成し、ポジレジストをマスクとして第１の絶縁
膜を選択的に除去した後、Ａｕ Ｇｅを主成分とするオ
ーミック電極用金属１３を全面に蒸着し、ソース・ドレ
ーン電極以外の領域のオーミック電極用金属を、リフト
オフ法により除去し、熱処理を行なってソース・ドレー
ン電極を形成する。（第１図（ｇ））本実施例で、第１
図（ｂ）におけるゲート形成領域７のパターン寸法りを
１μｍ、第２の絶縁膜８の膜厚ｔ２ を３０００人とし
たところ、第１図（ｇ）における実際のゲート長Ｌ′と
して０．６μｍの寸法が得られた。またＬ ＝０．５
ｐｍ、 ｔ２＝０．２ 、Ｈｌ とした時、Ｌ’＝ｏ
、２５μｍという非常にゲート長の短かいＦＥＴを作製
できた。本発明の第２の実施の 例：以上の実施例に関しての第１画心）より（ｇ）に至
る工程は、次のように変更してもよい。すなわち、第１
図（ｄ）で、凹部の側壁にのみ第２の絶縁膜を残しだ後
、第２図体）のように全面にゲート金属膜１６を形成す
る。次に、ゲート電極形成領域７を含んで、広い領域に
第２のゲート電極パターンを光露光法で形成する。（第
２図（ｂ））この段階で、第２図（ｂ）に示すように、
第２のゲート電極パターン部分以外の領域は、ポジレジ
スト１０で覆われている。しかる後、全面に形成された
ゲート金属膜１５を電極として、Ａｕメッキを行なうと
、第２図（Ｃ）のように厚いムＵ電極１６が形成される
。ポジレジスト１ｏを除去し、Ａｕ電極１６をマスクに
、Ａｕ電極１６が形成された領域以外のゲート金属膜１
５をイオンばリングにより除去する。（第２図（ｄ））
最後に、ソース・ドレーン電極を前述したようにリフト
オフ法により形成してＦＥＴを作製する。Ａｕメッキを
行なう方法では、ゲート電極の金属膜厚を１〜２μｍ以
上と厚くできるので、ゲート抵抗を低くできＦＥＴの高
周波特性を更に改善できるのが特徴となる。
剤で溶かし、ゲート領域上の金属膜のみを残し、他の領
域のゲート電極用金属膜を除去する。（第１図（ｆ））
最後にソース・ドレーン電極パターンをポジレジストを
用いて形成し、ポジレジストをマスクとして第１の絶縁
膜を選択的に除去した後、Ａｕ Ｇｅを主成分とするオ
ーミック電極用金属１３を全面に蒸着し、ソース・ドレ
ーン電極以外の領域のオーミック電極用金属を、リフト
オフ法により除去し、熱処理を行なってソース・ドレー
ン電極を形成する。（第１図（ｇ））本実施例で、第１
図（ｂ）におけるゲート形成領域７のパターン寸法りを
１μｍ、第２の絶縁膜８の膜厚ｔ２ を３０００人とし
たところ、第１図（ｇ）における実際のゲート長Ｌ′と
して０．６μｍの寸法が得られた。またＬ ＝０．５
ｐｍ、 ｔ２＝０．２ 、Ｈｌ とした時、Ｌ’＝ｏ
、２５μｍという非常にゲート長の短かいＦＥＴを作製
できた。本発明の第２の実施の 例：以上の実施例に関しての第１画心）より（ｇ）に至
る工程は、次のように変更してもよい。すなわち、第１
図（ｄ）で、凹部の側壁にのみ第２の絶縁膜を残しだ後
、第２図体）のように全面にゲート金属膜１６を形成す
る。次に、ゲート電極形成領域７を含んで、広い領域に
第２のゲート電極パターンを光露光法で形成する。（第
２図（ｂ））この段階で、第２図（ｂ）に示すように、
第２のゲート電極パターン部分以外の領域は、ポジレジ
スト１０で覆われている。しかる後、全面に形成された
ゲート金属膜１５を電極として、Ａｕメッキを行なうと
、第２図（Ｃ）のように厚いムＵ電極１６が形成される
。ポジレジスト１ｏを除去し、Ａｕ電極１６をマスクに
、Ａｕ電極１６が形成された領域以外のゲート金属膜１
５をイオンばリングにより除去する。（第２図（ｄ））
最後に、ソース・ドレーン電極を前述したようにリフト
オフ法により形成してＦＥＴを作製する。Ａｕメッキを
行なう方法では、ゲート電極の金属膜厚を１〜２μｍ以
上と厚くできるので、ゲート抵抗を低くできＦＥＴの高
周波特性を更に改善できるのが特徴となる。
以上の実施例では、ゲート電極を形成して後、ソース・
ドレーン電極を形成しているが、先にソース・ドレーン
電極を形成して後、本発明の製造方法を実施してもよい
ことは言うまでもない。
ドレーン電極を形成しているが、先にソース・ドレーン
電極を形成して後、本発明の製造方法を実施してもよい
ことは言うまでもない。
また、選択ドープしたヘテロ接合の構造としてノンドー
７’ＧａＬＡＳ層の上にノンドープ人ＡｘＧＩＬ＋ Ｘ
ＡＳ層、Ｎ形Ｊ／ＪｚＧａ１ＸＡＳ層、Ｎ形Ｇａ Ａｓ
層を形成したものを例に説明を行なったが、本発明は、
この構造のみに限定されるものでなく、ノンドープＧａ
Ａｓ層とノンドープＡ７！ｚＧａ１ＸＡＳ層、Ｎ形Ａ
ｌｚ ＧＩＬ ＋ ｚ Ａｓ層が更に多層になった構
造にも適用できる。第３図に例としてダブルヘテロ構造
の基板に本発明を適用した時のＦＥＴの構造断面図を示
す。
７’ＧａＬＡＳ層の上にノンドープ人ＡｘＧＩＬ＋ Ｘ
ＡＳ層、Ｎ形Ｊ／ＪｚＧａ１ＸＡＳ層、Ｎ形Ｇａ Ａｓ
層を形成したものを例に説明を行なったが、本発明は、
この構造のみに限定されるものでなく、ノンドープＧａ
Ａｓ層とノンドープＡ７！ｚＧａ１ＸＡＳ層、Ｎ形Ａ
ｌｚ ＧＩＬ ＋ ｚ Ａｓ層が更に多層になった構
造にも適用できる。第３図に例としてダブルヘテロ構造
の基板に本発明を適用した時のＦＥＴの構造断面図を示
す。
また、選択ドープしたヘテロ構造を構成する材料として
、Ｇａ Ａｓと人１ｚ Ｇａ １Ｘ Ａｓの組合せ以外
にもＩｎＰとＩ ｎ Ｇａ Ａｓ などの材料の組合
せにも本発明が適用できることは言うまでもない。
、Ｇａ Ａｓと人１ｚ Ｇａ １Ｘ Ａｓの組合せ以外
にもＩｎＰとＩ ｎ Ｇａ Ａｓ などの材料の組合
せにも本発明が適用できることは言うまでもない。
発明の効果
本発明の製造方法によれば、ＦＥでのゲート長を、従来
の光露光法を用いてＯ０Ｓμｍ以下に容易に行なえるの
で、ＦＩＣＴの高周波特性を著しく゛向上することがで
きる。選択ドープしだヘテロ構造のＦＥＴでは、電子の
易動度が非常に高いのでソース・ドレーン電極の間隔は
実効的に第１図（ｇ）におけ−Ｎ” Ｇ−Ａｓ層の間隔
に近いと考えてよいが、この間隔は第１図（ｂ）におけ
るゲート電極形成領域７のパターン巾りであり、１μｍ
以下とすることができ、ＦｚＴのソース抵抗を著しく下
げることができるため、本発明によれば、ＦＥＴの高周
波特性が飛躍的に改善されその効果は非常に大きい０
の光露光法を用いてＯ０Ｓμｍ以下に容易に行なえるの
で、ＦＩＣＴの高周波特性を著しく゛向上することがで
きる。選択ドープしだヘテロ構造のＦＥＴでは、電子の
易動度が非常に高いのでソース・ドレーン電極の間隔は
実効的に第１図（ｇ）におけ−Ｎ” Ｇ−Ａｓ層の間隔
に近いと考えてよいが、この間隔は第１図（ｂ）におけ
るゲート電極形成領域７のパターン巾りであり、１μｍ
以下とすることができ、ＦｚＴのソース抵抗を著しく下
げることができるため、本発明によれば、ＦＥＴの高周
波特性が飛躍的に改善されその効果は非常に大きい０
第１図（ａ）〜（ｇ）は本発明の第１の実施例方法を説
明するための工程断面図、第２図（＆）〜（ｄ）は本発
明の第２の実施例方法を説明するだめの工程断面図、第
３図は本発明の第３の実施例方法を説明するだめの断面
図、第４図は従来の方法を説明するための断面図である
。 １・・・・・・半絶縁性ＧａＡｓ層、２・・・・・・ノ
ンドープＧａ Ａｓ層、３・・・・・・ノンドープ人ｊ
？ｘＧ＆＋ ）ＣＡｓ層、４・・・・・・Ｎ形ムｌｌｘ
Ｇａ ｉ −Ｘ Ａｓ層、５・・・・・・１形Ｇａ
Ａｓ層、６・・・・・・第１の絶縁膜、７・・・・・・
ゲート形成領域、８・・・・・・第２の絶縁膜、９・・
・・・・凹部側壁に形成された第２の絶縁膜、１２・・
・・・・ゲート電極用金属膜、１５・・・・・・ゲート
電極用金属膜、１６・・・・・・ムＵ電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第１図 ？ 第２図 第３図 第４図
明するための工程断面図、第２図（＆）〜（ｄ）は本発
明の第２の実施例方法を説明するだめの工程断面図、第
３図は本発明の第３の実施例方法を説明するだめの断面
図、第４図は従来の方法を説明するための断面図である
。 １・・・・・・半絶縁性ＧａＡｓ層、２・・・・・・ノ
ンドープＧａ Ａｓ層、３・・・・・・ノンドープ人ｊ
？ｘＧ＆＋ ）ＣＡｓ層、４・・・・・・Ｎ形ムｌｌｘ
Ｇａ ｉ −Ｘ Ａｓ層、５・・・・・・１形Ｇａ
Ａｓ層、６・・・・・・第１の絶縁膜、７・・・・・・
ゲート形成領域、８・・・・・・第２の絶縁膜、９・・
・・・・凹部側壁に形成された第２の絶縁膜、１２・・
・・・・ゲート電極用金属膜、１５・・・・・・ゲート
電極用金属膜、１６・・・・・・ムＵ電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第１図 ？ 第２図 第３図 第４図
Claims (1)
- ＧａＡｓ層と、層の深さ方向に一部不純物を添加された
Ａｌ＿ｘＧａ＿１＿−＿ｘＡｓ層よりなるヘテロ接合を
有する構成体が半絶縁性ＧａＡｓウェハ上に形成された
基板の全面に第１の絶縁膜を形成する工程と、前記第１
の絶縁膜と前記ヘテロ接合を有する構成体を構成する半
導体層の表面より所定の深さまで順次、選択的に除去し
て凹部を形成する工程と、前記凹部を覆って第２の絶縁
膜を堆積して後、前記基板表面に対して垂直方向に前記
第２の絶縁膜をエッチングし、前記凹部の側壁にのみ前
記第２の絶縁膜を残す工程と、前記凹部を覆ってゲート
電極を形成する工程を含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15458485A JPS6215861A (ja) | 1985-07-12 | 1985-07-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15458485A JPS6215861A (ja) | 1985-07-12 | 1985-07-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6215861A true JPS6215861A (ja) | 1987-01-24 |
Family
ID=15587396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15458485A Pending JPS6215861A (ja) | 1985-07-12 | 1985-07-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6215861A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03185739A (ja) * | 1989-12-01 | 1991-08-13 | Hughes Aircraft Co | 自己整列ｔゲートｈｅｍｔ |
| JPH03248439A (ja) * | 1990-02-26 | 1991-11-06 | Rohm Co Ltd | 化合物半導体装置の製造方法 |
| JPH04233771A (ja) * | 1990-07-31 | 1992-08-21 | American Teleph & Telegr Co <Att> | 電界効果トランジスタ及びその製造方法 |
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1985
- 1985-07-12 JP JP15458485A patent/JPS6215861A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03185739A (ja) * | 1989-12-01 | 1991-08-13 | Hughes Aircraft Co | 自己整列ｔゲートｈｅｍｔ |
| JPH03248439A (ja) * | 1990-02-26 | 1991-11-06 | Rohm Co Ltd | 化合物半導体装置の製造方法 |
| JPH04233771A (ja) * | 1990-07-31 | 1992-08-21 | American Teleph & Telegr Co <Att> | 電界効果トランジスタ及びその製造方法 |
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