JPS6173377A - Ｆｅｔの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はＦＥＴの製造方法に関し、ゲート長をきわめて
短かくすることのできる新規なＦＥＴの製造方法を提供
しようとするものである。

従来技術 従来の化合物半導体ＦＥＴの製造方法として第１２Ｉ（
Ａ）乃至（Ｃ）に示す方法がある。そこで、この方法に
ついて説明する。

（Ａ）半絶縁性結晶基板ａの表面部に形成されたＮ型の
活性領域すの表面上にゲート７シ極Ｃを形成する。

（Ｂ）上記ゲート電極Ｃの側面にサイドウオールと称さ
れるところのＳｉ３Ｎ４等からなる絶縁層ｄを形成する
。これはＣＶ　Ｄ　？１によりＳｉ３Ｎ４を堆積させた
後そのＳｉ３Ｎ４層に対して異方性エツチングをするこ
とによって形成することかできる。

（Ｃ）その後、ソース゛「［極ｅ及びトレイン電極ｆを
形成する。

このようなＦＥＴはサイドウオールと称される絶縁層ｄ
をソース番ゲート間、トレイン・ゲート間に間隙を確保
するスペーサとして利用することによりソース抵抗を小
さくし、且つ必要なトレイン耐圧を確保している。

発明か解決しようとする問題点 しかしながら、と述したＦＥＴのゲート−％ｉＣのゲー
ト長Ｌｇは、現在のフォトリングラフィ技術における分
解能とマスクパターンの精度によって決定される最短加
工長ざ１〜２ｐ−ｍ以下にすることができない。そのた
め、よりゲート長Ｌｇを短かくして高速性を高め、より
惰れた高周波数特性が得られるようにすることに限界が
あった。

そこで、本発明はその限界を打破し、ゲート長をフォト
リングラフィ技術における分解能、マスクパターン精度
で決定される最短加工長さ以下にできるようにすること
を目的とする。

問題点を解決するための手段 上記問題点を解決するため本発明は、表面部に活性領域
を有する半一体基板表面上に第１の絶縁層を形成し、該
絶縁層の上記活性領域上のケート電極を形成すべき部分
を除去することにより開口部を形成し、上記半導体基板
上に第２の絶縁層を形成し、該第２の絶縁層に対して異
方性エンチングを施すことにより第２の絶縁層が前記開
口部の内側面のみに残存するようにし、該第２の絶縁層
上に該絶縁層の開口部を通して上記活性領域表面と接す
るゲート電極を形成し、その後上記第１の絶縁層を除去
し、しかる後上記活性領域トのケート電極を挾んで互い
に反対側の位置にソース電極及びドレイン電極を形成す
ることを特徴とするものである。

作用 本発明によれば、フォトリングラフィ技術により第１の
絶縁層に形成した開口部の内側にサイドウオールと称さ
れる第２の絶縁層を形成することによりフォトリングラ
フィ技術の分解能とマスクパターン精度等により決定さ
れる加工最小幅よりも狭い幅の開口部を形成し、該開口
部にゲート電極を形成するので、ゲート長をフォトリン
グラフ。・技術の限界を越えて非常に狭くすることがで
きる。

実施例 以下に、本発明ＦＥＴの製造方法を添附図面に示した実
施例に従って詳細に説明する。

第１図ＣＡ＞乃至（Ｈ）は本発明ＦＥＴの製造方法の実
施の一例を工程順に示す断面図である。

（Ａ）ＧａＡｓからなる半゛絶縁性結晶基板１の表面部
にＮ型の活性領域２を選択的に形成した後１基板ｌ上に
例えばＳ　ｉ０２からなる第１の絶縁層３を形成する。

次いで、該絶縁層３をフォトエンチンクすることにより
活性領域２のソースを形成すべき部分とドレインを形成
すべき部分との間の領域に開口４を形成する。第１図（
Ａ）は開口４の形成後の状態を示す。Ｌはその開口４の
チャンネル方向における長さである。

（Ｂ）４文に、２．（根１上に例えばＳｉ３Ｎ４からな
る第２の絶縁層５を形成する。第１図（Ｂ）は開口４の
形成後の状７ｕ＜を示す。

（Ｃ）次に、絶縁層５に１耐して異方性エンチング、例
えば反応性イオンエンチンクク１理を施すことにより上
記開口４の内側面にのみ絶縁層５か残存するようにする
。該絶縁、−ご５はサイドウオールとも称される。これ
により、上記開口（長さＬ）４よりもチャンネル方向に
おける長さくＬ　ｇ）の短い開口６か形成されることに
なる。

尚、接合型ＦＥＴを形成する場合はその後１−記開口６
を通して、換Δずれば第１及び第２の絶バ層・３．５を
マスクとして活性領域２の表面部に７クセプタ、例えば
亜鉛Ｚｎを選択的に拡散し。

ケートを成すＰ型半導体領域７を形成する。巾なる汗辿
のＭ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔを形成する場合には３．７５
、ｐ　Ｊｌｌ、１半導体領域７を形成する必要はない。

−χｌ　１１１（Ｃ）は該半・導体ｆ（−１域７の形成
後の状７ｉｉ二を示す。

尚、ゝ１４“導体領域７はＭＥＳＦＥＴの場合は、＋７
　：）：″なので２点＞口縁て示す・ （Ｄ）次に、基＋Ｆｉ　ｌ上にゲート電極の材料となる
メタル例えばＴ　ｉ　／　Ｐ　ｔ　／　Ａ　ｕあるいは
Ｗからなる金属す１つ８を形成する。その後、フォトレ
ジスト膜９を形成し、露光、現像して金１１、・バ層８
のケート電極とすべき部分上にのみレジスト膜９が残存
するようにする。第１図（Ｄ）はフォトレジスト１模９
の現像後の状ｙミを示す。

（Ｅ）次に、フォトレジスト月々９をマスクとして上記
全１ル層８をエツチングすることによりゲート１Ｔｉ極
１０を形成する。尚、ケート７１ｉ極１０と活性領域２
どのコンタクトは半導体領域７を形成しない場合、即ち
ＭＥＳＦＥＴの場合はシヨ、トキーハリアを介してのコ
ンタクトとなる。第１１７（Ｅ）はそのエツチングの終
了後の状１Ｂを示す。

ＣＦ）次に、Ｓ　ｉ　Ｏ２からなる上記第１の絶縁７１
斤３のソース電極及びドレイン電極を形成すべき部分を
例えばフッ酸ＨＦ系のエンチング液を用いて選択的に除
去する。尚、ここでサイドウオールと称される第２のＰ
、縁層５を必要に応じてライトエンチングしてそのｔ′
Ａさく横方向における長ざ）Ｌを薄くしてヌベ−サとし
ての長ざを過室１Ｕ〈シても良い。第１１＞／Ｉ（Ｆ）
はその工、チング除大衿の状′４ルを示す。

（Ｇ）次に、ソース電極及びドレイ７市、極の材料とな
る金属１例えばＮ　ｉ　／　Ａリ−Ｇｅを基板１１−に
デポジションすることにより金１．・に層１１をＪキ成
する。このとき、ゲート電極１（）（あるいはそれをマ
スクするフォトレシスｈ　１ＩＩ−＋　９　）がマスク
となるようにすることか可能である。従って４ケート電
極１０の絶縁層５より上の部分にわけるｋさＬｍはマス
クとして好ましい長さに設定しておくことかより好まし
いといえる。

（Ｈ）その１☆、リフト丁フ、・大により不′し゛部分
を除去する。第１図（Ｈ）はリフトオフ、’ｔ２　ｉ’
　ｉシの状！トシを示す。尚、１２はソース電極、１３
はトレイン電極である。そのｉチ？、７０イ処理を施し
てソース七８１１２及びド゛レイン′４ｚ極１３が活性
領域２表面とγ−ミンクコンタクトされるようにする。

このようなＦＥＴの製造方法によれば、第１の、絶縁層
３にフォトリングラフィ技術により可能な限反で狭く形
成した開口４の内側面に更にサイドウオールと称される
第２の絶縁層４を形成することによりフォトリングラフ
ィの限界を越えるより微細な開口６そ得ることができる
。そして、この間口６を通して活性領域２と接するケー
ト１１ｉ、極１０を形成するので、実効的ゲートＮＬｇ
をきわめて短かくすることかできる。即ち、フォトリン
グラフィ技術における分解能、マスクパターン精度で決
定される加工最短電極長よりも更に功かなケート長Ｌ　
ｇを得ることができる。従って、非常に高速性に優れた
ＦＥＴを得ることかでさる。

又、サイドウオールであるところの’ｌ’７ｉをきわめ
て狭くすることのできる第２の絶縁層５によリケード・
ソース間及びゲート・ドレイン間を分路するのでソース
抵抗を充分に小さくしつつ必要なケート・ドレイン間耐
圧を確保することかできる。

又、金属層１１のデポジションに際してケート電極１０
（あるいはそれをフル゛４’（ｉするフォトレジスト１
ｔ２９）２マスクとすること力）できるので　ケート′
屯増１　＋３の第２の絶縁層５より１ツノ部にあける長
さをＬｍを画室に設定することによりソー／２電極１２
及びドレイ／電極１３のゲート電極側の端面の位ｔを８
宜に位１′Ｉ胃決めすることが可能となる。

第２図（Ａ）、（Ｂ）は未完りｊＦＥＴの製・′ユカ法
の変形例を説明するためのものである。

本変形例はデー１゛１Ｅ極１０を形成するためのく〉属
材料をデポジションして金属層８を形成するにあたって
同図（Ａ）に示すようにデポジションする方向を下方に
行くに従ってソース＋’１１１Ｉへ寄るように斜めに傾
斜させる。すると、第２の絶縁層（即ち、サイドウオー
ル）５のソース側の内側面）−には金属層８が付着する
か、トレイン側の内側面Ｅはそのデポジションにおける
影１４となり、そこには金属層８か付着しない。従って
、）ｒ−ト長Ｌｇそ第２の絶縁１音５の１川口６の幅よ
りも史に狭くする。二とかでさる。従ってＦＥＴ、７）
醒Ｉ改性をより？：２；めることかてきる。

又、ゲート長Ｉ４を絶縁層５の開口６の幅よりもう火く
することかできた分ケートとドレインとの間隔を広くす
ることができるのでケートψドレイン間１耐圧をその方
晶めることがてきる。従って。

この変形例によれば高速性を高め且つ耐圧を高めること
がてき、−石二戸１となる。

同図（Ｂ）は金属層８をエツチングすることによりケー
ト屯極１０を形成した後の状Ｅ４を示すもので、この図
から明らかなように、ゲート電極はＴ字状にはならずＬ
字状になる。

尚、本発明ＦＥＴの製造９法は化合物半導体ＦＥＴだけ
でなくシリコン半導体ＦＥＴにも台用し得るものである
。

発明の効果 以Ｈに述へたように、本発明ＦＥＴの製造方法は、表面
部に活性領域を有する半導体基板の表面りに第１の絶縁
層を形成し、該絶縁層の上記活性領域上のゲート電極を
形成すべき部分を除去することにより開口部を形成し、
と２半導体基板りに第２の絶縁層を形成し、該第２の絶
縁に１でに対して異方性エツチングを施すことに、より
第２の絶縁す、りか前記開口部の内側面のみに残存する
ようにし、ａＡＡｇ３絶縁層Ｈに該絶縁層の開口部を１
［Ｉ）してヒ記活性領域表面と接するゲート電極を形成
し、その後上記第１の絶縁層を除去し、しかる後Ｊ−記
活性ｆｔＩ域上のゲート電極を挾んでＴにいに反対側の
位置にソース電極及びドレイン電極を形成することを特
徴とするものである。従って、本発明によれば、フォト
リングラフィ技１−ｋにより第１の絶縁層に形成した開
口部の内側面にサイドウオールと称される第２の絶縁層
を形成することによりフォトリングラフィ技＃＃ｊの分
解能とマスクパターン精度等により決定される最小幅よ
りも狭い幅の開口を形成し、該開口部にゲート電極を形
成するので、ゲート長を非常に狭くすることかで５る。

依って、非常に高慣性の高いＦＥＴを得ることかできる
。

【図面の簡単な説明】

第１図（Ａ）乃至（Ｈ）は本発明ＦＥＴの酸１告方７六
の実施の一例を工程順に示す断面図、第２図（Ａ）及び
（Ｂ）は本発明ＦＥＴの製造方法の変形例を工程順に示
す断面図、第３図（Ａ）乃至（Ｃ）は従来例を工程順に
示す断面図である９符号の説明 １・・・半導体基板、　　２・・・活性領域、３・・・
第１の絶縁層、　　４・・・開口部、５・・・第２の絶
縁層、　　６・・・開口部、１０・・拳ケート電極、 １２・・・ソース電極、 １３・・・ドレイン電極 第１図 第１図 第２図 （，４） （Ｂ）

Claims (1)

【特許請求の範囲】
1. （１）表面部に活性領域を有する半導体基板の表面上に
   第１の絶縁層を形成し、該絶縁層の上記活性領域上のゲ
   ート電極を形成すべき部分を除去することにより開口部
   を形成し、上記半導体基板上に第２の絶縁層を形成し、
   該第２の絶縁層に対して異方性エッチングを施すことに
   より第２の絶縁層が前記開口部の内側面のみに残存する
   ようにし、該第２の絶縁層上に該絶縁層の開口部を通し
   て上記活性領域表面と接するゲート電極を形成し、その
   後上記第１の絶縁層を除去し、しかる後上記活性領域上
   のゲート電極を挾んで互いに反対側の位置にソース電極
   及びドレイン電極を形成することを特徴とするＦＥＴの
   製造方法