JPH0491439A - 電界効果型トランジスタおよびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、電界効果型トランジスタ、特にＧａＡｓ等の
化合物半導体を構成材料とする高周波帯での動作に適し
た電界効果型トランジスタおよびその製造方法に関する
ものである。

［従来の技術１ ＧａＡｓ電界効果型トランジスタ（以下、ＧａＡｓＦＥ
Ｔともいう）は、表面に半導体チャネル層を形成した半
絶縁性基板上にオーミック接触するソース電極、ドレイ
ン電極及びショットキー接触するゲート電極が備えられ
、ゲート電極に加えた電圧によりソース・ドレイン電極
間のチャネル層のコンダクタンスを変化させ、ドレイン
電流を制御する半導体装置である。

このようなＧａＡｓＦＥＴにおいては、高周波性能の向
上のため、ゲート長を短縮するとともにゲート電極の抵
抗を低減するため、断面形状が丁字形成いは７字形を有
するゲート電極が用いられている。また、これとともに
、ソースψゲート電極間の直列抵抗を低減させ、場合に
よっては、ドレイン耐圧を向上させるため、ゲート電極
付近のＧａＡｓチャネル層を掘込んで薄くするいわゆる
リセス構造が採用されている。

従来のＧａＡｓ　ＦＥＴにおいて、このようなリセス構
造内に断面略丁字形のゲート電極を形成する方法として
は、例えば、次のような方法がとられていた。

即ち、第３図（ａ）に示すように、チャネル層等を備え
た半導体基板２１にフォトレジスト２２を用いてパター
ニングし、開口部の部分の半導体基板２１表面部をエツ
チングしてリセス２３を形成する。第３図（θに示すよ
うに、開口部がリセス２３内の所定位置にくるようにフ
ォトレジスト２４をパターニングし、さらに基板を数十
℃に加熱することによって第３図（ｃ）に示すように、
フォトレジスト２４の端部を滑らかな曲面にする。続い
て第３図ω）に示すように、ゲート電極となる金属層２
５を真空蒸着等の方法で形成した後、フォトレジスト２
６をパターニングし、第３図的）に示すように、ゲート
電極２７となる部分以外の金属層２５をエツチング除去
し、最後にフォトレジスト２４．２６を除去することに
よってｊｌ′１３図（ｆ）に示すような断面略丁字形の
ゲート電極２７をリセス２３内に形成する。

［発明が解決しようとする課題］ しかしながら、このような従来の方法によって作られた
リセス構造内の断面略丁字形のゲート電極には、以下の
ような問題があった。

第１に、上述の方法では、リセスを形成するためのパタ
ーニングとゲート電極を形成するためのパターニングと
を別々に行なっているため、通常のフォトリソグラフィ
ー法ではリセスに対してゲート電極パターンを高精度に
位置合わせすることが難しい。この位置ずれは、たとえ
０．１μｍ程度であってもＦＥＴの高周波性能に重大な
影響を与える。このため、再現性よく、高性能のＦＥＴ
を得ることが困難である。

第２に、断面略丁字形のゲート電極は、半導体基板との
接触部分より、上部の方が大きいため機械的強度が弱い
という欠点を持っているが、第３図＜ｄ）のフォトレジ
スト２６のパターニングに位置ずれがあると第４図に示
すような形状となり、さらに不安定になる。この問題を
解決するために例えば、第３図中のフォトレジスト２４
を５ｉ０２等の誘電体膜２８に置換え、この誘電体膜２
８でゲート電極２７を支える方法も提案されているが、
この場合第５図に示すように、ゲート電極２７と半導体
基板の間に誘電体２８が挟まれたコンデンサができるこ
とになり、寄生容量の増加によってＦＥＴの高周波性能
が悪くなるという問題がある。

本発明は上述の問題に鑑みてなされたものであり、断面
略丁字形のゲート電極が掘込み部内に正確に位置合わせ
され且つその機械的強度が優れるばかりでなく、寄生容
量が小さく高周波特性の改善された電界効果型トランジ
スタおよびその製造方法を提供することを目的とする。

［課題を解決するための手段］ 上記課題を解決するために、本発明の電界効果型トラン
ジスタは、掘込み部を有する半導体基板と、前記掘込み
部にショットキー接触し且つこの接触部より上部の方が
大きい断面略丁字形のゲート電極とを有する電界効果型
トランジスタであって、少なくとも前記掘込み部落１上
及び前記ゲート電極側面の一部に設けられた保護用絶縁
膜と、前記ゲート電極の両側における前記掘込み部の部
分に密閉された空間を形成する密閉用絶縁膜を備えるこ
とを要旨とする。

なお、前記保護用絶縁膜と前記密閉用絶縁膜は同一の絶
縁膜とすることも別の絶縁膜とすることもできる。

また、本発明の電界効果型トランジスタの製造方法は、
（ａ）半導体基板上に第１の絶縁膜を形成する工程、（
ｂ）前記第１の絶縁膜上に開口部を有するレジスト膜を
形成する工程、（ｃ）前記レジスト膜をマスクにして前
記第１の絶縁膜をエツチングし前記半導体基板表面の一
部を露出させる工程、（ｄ）前記露出した半導体基板表
面をエツチングして掘込み部を形成する工程、（ｅ）金
属を蒸着した後前記レジスト膜を除去することにより前
記掘込み部に第１の金属層を形成する］−程、Ｃｒ）前
記第１の金属層を挾んで前記掘込み部の中に２つの密閉
空間ができるように第２の絶縁膜を形成する工程、（ｇ
）前記第１の金属層の上部が露出するように前記第２の
絶縁膜を異方性エツチングする工程、（ｈ）前記第１の
金属層の露出部を覆うように第２の金属層を形成する工
程を有することを要旨とする。

［作用］ 上記構成により、電界効果型トランジスタは、断面略丁
字形のゲート電極が密閉された空間を有する絶縁膜で支
えられた構造となるので、機械的強度に優れるとともに
寄生容量が低減されて高周波特性の向上が得られる。

また、電界効果型トランジスタの製造方法では、半導体
基板表面への掘込み部と、その掘込み部内へのゲート電
極となる第１の金属層とが同一のレジスト膜の開口部を
用いて形成されるので、ゲート電極は掘込み部内に正確
に位置合わせされて形成され、−層の高周波性能の向上
が得られる。

［実施例］ 以下、本発明の実施例を第１図及び第２図を参照して説
明する。

本発明は、ＧａＡｓＦＥＴ及びその製造方法に適用され
ている。

まず、第１図を用いてＧａＡｓＦＥＴの構造及びその作
用を説明する。

図示のように、主面にチャネル層が形成された半導体基
板としてのＧａＡｓ基板１のその主面部に、掘込み部と
してのリセス２が形成されている。

リセス２内の所定位置には、下面がＧａＡｓ基板１にシ
ョットキー接触された断面略丁字形のゲート電極３が形
成されている。リセス２表面を含むＧａＡｓ基板１の表
面には絶縁膜４が形成され、ゲート電極３の下方部側面
は、この絶縁膜４によって支持された構造となっている
。また、ゲート電極３の両側におけるリセス２の部分に
おける絶縁膜４中には、密閉された空間５．６か形成さ
れている。さらにゲート電極３の両側には、ゲート電極
３とそれぞれ所要間隔をおいて図示省略のソス電極及び
ドレイン電極がＧａＡｓ基板１にオミック接触されて形
成されている。

この実施例のＧａＡｓＦＥＴは上述のように構成されて
いるので、断面略丁字形のゲート電極３は機械的強度に
優れた支持構造となるとともに、密閉された空間５．６
により寄生容量が低減されて高周波特性の向上が得られ
る。

次に第２図を用いて、上述のＧａＡｓＦＥＴの製造方法
を説明する。

まず、第２図（ａ）に示すように、主面にチャネル層を
備えたＧａＡｓ基板１上に、第１の絶縁膜としての５ｉ
０２膜４１、ＳｉＮ膜４２を順次形成した後、フォトレ
ジスト膜７を形成し、ゲート電極形成用の開口部８を、
通常のフォトリソグラフィー法によって開口する。第２
図（ｂ）に示すように、フォトレジスト膜７をマスクに
してＳｉＮ股４２を例えばＣＦ４ガス等を用いたプラズ
マエツチングによってエツチングする。続いて５ｉ０２
膜とＳｉＮ膜に対するエツチング速度の比が約１０：１
である緩衝フッ酸を用いたウェットエツチング等によっ
てＳ　ｉ　０２膜４１をエツチングしてＧａＡｓ基板１
の表面を露出させる。さらに露出したＧａＡｓ基板１の
面を硫酸、過酸化水素、水の混合液等でエツチングして
リセス２を形成する。第２図（ｃ）に示すように、第１
の金属層としてＴｉ３１、Ｐｔ３２を連続蒸着し、フォ
トレジスト膜７を除去して余分な金属をリフトオフする
。第２図■に示すように、例えばプラズマＣＶＤ法によ
り、第１の金属層３１．３２の両側に２つの密閉空間５
．６が形成されるように第２の絶縁膜としてのＳｉＮ膜
４３を堆積した後、第２図（ｅ）に示すように、反応性
イオンエツチング等の異方性エツチングによりＰｔ３２
の上部が露出するまでＳｉＮ膜４３を除去する。さらに
通常の蒸着、リフトオフ法によってＰｔ３２の露出部を
覆うように、第２の金属層としてのＡｕ層３３を形成す
ることにより、第２図（ｆ）に示すように、第１の金属
層であるＴｉ３１、Ｐｔ３２と第２の金属層であるＡｕ
３３とにより断面略丁字形のゲート電極が形成される。

次いて、リセス２の両側に、オーミック金属によりソー
ス電極及びドレイン電極を形成してＧａＡｓＦＥＴを構
成する。なお、ソース電極及び−ドレイン電極はゲート
電極よりも前の工程で形成してもよい。

上述のように、この実施例の製造方法によれば、断面略
丁字形のゲート電極がリセス２内に正確に位置合わせさ
れ、且つ機械的強度が優れるばかりでなく、ゲート電極
の両側における絶縁膜中には密閉空間５．６が形成され
、寄生容量の小さい高周波特性の改善されたＧａＡｓＦ
ＥＴを容易に得ることができる。

なお、上述の実施例では、Ｔ　Ｌ　／　Ｐ　ｔ　／　Ａ
　ｕのゲート電極を有するＧａＡｓＦＥＴに適用した場
合について説明したが、本発明はこれに限定されるもの
ではなく、ショットキー接触する断面略丁字形のゲート
電極を有する電界効果型トランジスタであれば他の化合
物半導体、例えばＩｎＰ等や、他の金属からなるゲート
電極、例えばＴ　ｉ　／　Ａ　１等を用いたものにも適
用できることは明白であり、また、絶縁膜としても例示
した材質以外に種々の材質を適用することができる。

［発明の効果］ 以上説明したように、本発明の電界効果型トランジスタ
によれば、断面略丁字形のゲート電極が密閉された空間
を有する絶縁膜で支持された構造となるため、機械的強
度に優れるとともに寄生容量が低減して高周波特性を改
善することができる。

また、本発明の電界効果型トランジスタの製造方法によ
れば、半導体基板表面への掘込み部と、その掘込み部内
へのゲート電極となる第１の金属層とを同一のレジスト
膜の開口部を用いて形成し、その第１の金属層を挟んで
掘込み部の中に２つの密閉空間ができるように第２の絶
縁膜を形成するようにしたため、ゲート電極が掘込み部
内に正確に位置合わせされて断面略丁字形ゲート電極の
機械的強度が優れるとともに寄生容量が小さく、さらに
は−層高周波性能の改善された電界効果型トランジスタ
を容易に製造することができる。

【図面の簡単な説明】

第１図は本発明に係る電界効果型トランジスタの実施例
を示す縦断面図、第２図は上記実施例の製造方法の一例
を示す工程図、第３図は従来の電界効果型トランジスタ
の製造方法を示す工程図、第４図は上記製造方法によっ
て製造された従来の電界効果型トランジスタを示す縦断
面図、第５図は他の従来例を示す縦断面図である。 １　：　ＧａＡｓ基板（半導体基板）、２：リセス（掘
込み部）、　　３：ゲート電極、４：絶縁膜、　　５．
６：密閉された空間、７：フォトレジスト膜、　　８：
開口部、３１：Ｔｉ。 ３２：Ｔｉとともに第１の金属層となるＰｔ１３３：第
２の金属層となるＡｕ。 ４１：５ｉ０２膜、 ４２：５ｉ０２膜とともに第１の絶縁膜となるＳｉＮ膜
、 ４３：第２の絶縁膜となるＳｉＮ膜。 代理人　　弁理士　三　好　秀　和 区 区 Ｃつ

Claims (2)

【特許請求の範囲】
1. （１）掘込み部を有する半導体基板と、前記掘込み部に
   ショットキー接触し且つこの接触部より上部の方が大き
   い断面略Ｔ字形のゲート電極とを有する電界効果型トラ
   ンジスタであって、 少なくとも前記掘込み部上及び前記ゲート電極側面の一
   部に設けられた保護用絶縁膜と、前記ゲート電極の両側
   における前記掘込み部の部分に密閉された空間を形成す
   る密閉用絶縁膜を備えることを特徴とする電界効果型ト
   ランジスタ。
2. （２）（ａ）半導体基板上に第１の絶縁膜を形成する工
   程、 （ｂ）前記第１の絶縁膜上に開口部を有するレジスト膜
   を形成する工程、 （ｃ）前記レジスト膜をマスクにして前記第１の絶縁膜
   をエッチングし前記半導体基板表面の一部を露出させる
   工程、 （ｄ）前記露出した半導体基板表面をエッチングして掘
   込み部を形成する工程、 （ｅ）金属を蒸着した後前記レジスト膜を除去すること
   により前記掘込み部に第１の金属層を形成する工程、 （ｆ）前記第１の金属層を挟んで前記掘込み部の中に２
   つの密閉空間ができるように第２の絶縁膜を形成する工
   程、 （ｇ）前記第１の金属層の上部が露出するように前記第
   ２の絶縁膜を異方性エッチングする工程、 （ｈ）前記第１の金属層の露出部を覆うように第２の金
   属層を形成する工程、 を有することを特徴とする電界効果型トランジスタの製
   造方法。