JPH0491438A - 電界効果型トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、電界効果型トランジスタ、特にＧａＡｓ等の
化合物半導体を構成材料とする短ゲート長の電界効果型
トランジスタの製造方法に関するものである。

［従来の技術］ ＧａＡｓ電界効果型トランジスタ（以下、ＧａＡｓＦＥ
Ｔともいう）は、半絶縁性基板上に形成された半導体能
動層の表面にオーミック接触するソース電極、ドレイン
電極及びショットキー接触するゲート電極が備えられ、
ゲート電極に加えた電圧によりソース・ドレイン電極間
の能動層のコンダクタンスを変化させ、ドレイン電流を
制御する半導体装置である。

このようなＧａＡｓＦＥＴにおいて、高周波性能の向上
のためには、ゲート長をサブミクロン長程度に短縮する
とともにゲート電極の内部抵抗を低減することが必要と
される。

このようなＧ　ａ　Ａ　ｓ　Ｆ　Ｅ　Ｔの従来の製造方
法としては、例えば第２図に示すようなサイドウオール
を用いる方法が知られている。即ち、■ＧａＡＳ基板１
１上°に（開口部１３を有する第１の絶縁膜１２を形成
する。■開口部１３の内面を含む全面に第２の絶縁膜を
形成する。■第２の絶縁膜を異方性エツチングして開口
部１３の側部のみに選択的にその第２の絶縁膜を残して
サイドウオール１４を形成する。■所要の金属を蒸着し
た後、リフトオフ法等により断面略丁字形のゲート電極
１５を形成する。この方法により、開口部１３の幅より
も、サイドウオール１４の厚さ分だけゲト長が短縮され
たゲート電極１５が形成される。

［発明が解決しようとする課題］ 従来のＧａＡｓＦＥＴの製造方法では、上記■の工程で
第２の絶縁膜を異方性エツチングする際、開口部底部の
第２の絶縁膜は、第１の絶縁膜よりも薄いので、半導体
基板主面の能動層がエツチングされて薄くなり易く、ま
たウェーハ内でばらつきが生じ品い。このため、飽和ド
レイン電流ＩＤ５Ｓにばらつきが生じ易いという問題が
あった。そして、この問題を防止するため、ＧａＡｓ基
板と第２の絶縁膜の選択比を上げ、同時に異方性も高め
ることは困難である。また、断面略丁字形のゲート電極
とＧａＡｓ基板との間には第２の絶縁膜で形成されたサ
イドウオールがあるためゲート・ソース間容量が増し、
さらには、ゲート長の短縮分だけゲート電極の内部抵抗
が増して高周波特性が劣化するという問題があった。

本発明は、上述の問題に鑑みてなされたものであり、短
ゲート長でゲート内部抵抗が低く、またゲート・ソース
間容量が低減されて高周波特性の優れた電界効果型トラ
ンジスタを半導体基板主面の能動層に影響を与えること
なく製造することのできる電界効果型トランジスタの製
造方法を提供することを目的とする。

［課題を解決するための手段］ 本発明は上記課題を解決するために、す）半導体基板上
に第１の絶縁膜を形成する工程、（ｂ）前記第１の絶縁
膜上に開口部を有する第２の絶縁膜を形成する工程、（
Ｃ）前記第２の絶縁膜上並びに前記開口部の側部及び底
部上に導電層を形成する工程、ω）異方性エツチングに
より前記第２の絶縁膜上及び前記開口部底部の前記導電
層を除去する工程、（ｅ）前記開口部底部の前記第１の
絶縁膜を除去する工程、（ｆ）前記開口部側部の導電層
に接触した前記開口部底部の前記半導体基板にショット
キー接触するゲート電極を形成する工程を有することを
要旨とする。

また、上記（ｅ）の工程では、導電層下方部の第１の絶
縁膜をアンダーエッチして、第１の絶縁膜を開口部の幅
程度に広く除去することが望ましい。

［作用］ 上記構成において、異方性エツチングにより、第２の絶
縁膜上及び開口部底部の導電層を除去して開口部側部の
みに導電層を残す際、半導体基板主面の能動層は、第１
の絶縁膜で保護されているので、エツチング又はイオン
ダメージ等の影響を受けることがない。そして、ゲート
電極は開口部の幅よりも開口部側部の導電層の厚さ分だ
け短縮され、またゲート内部抵抗に対しては、その導電
層が加わることにより低抵抗化が達成される。加えて導
電層下方部の第１の絶縁膜をアンダーエッチすることに
より、この部分は空洞となるためゲート・ソース間容量
が低減される。したがって高周波特性の優れた電界効果
型トランジスタが歩留りよく製造される。

［実施例］ 以下、本発明の実施例を第１図を参照して説明する。

なお、以下の説明において（ａ）〜（ｅ）の各項目記号
は、第１図の（ａ）〜（ｅ）のそれぞれに対応する。

偲）主面に能動層が形成された半導体基板としてのＧａ
Ａｓ基板１上に、プラズマＣＶＤ法により第１の絶縁膜
としてＳｉ３Ｎ４膜２を約１００ｎｍの厚さに形成する
。その上に、スパッタリング法により第２の絶縁膜とし
て５ｉ０２膜３を約３００ｎｍの厚さに形成後、開口を
形成したレジストをマスクとしてＣＨＦ３ガスを用いた
反応性イオンエツチングにより０．７μｍ幅の開口部４
を形成する。

（ｂ）Ｓｉ０２膜３の上並びに開口部４の側部及び底部
上に、スパッタリング法により導電層としてのＡｕ層５
を約２００ｎｍの厚さに形成する。

（Ｃ）Ａｒガスを用いたイオンミーリング法によりＡｕ
層５を異方性エツチングし、開口部４の側部のみにＡｕ
層５を残す。このときＧａＡｓ基板１の主面部における
能動層は、Ｓｉ３Ｎ４膜２に覆われているのでエツチン
グ又はイオンダメージ等の影響を受けることがない。

（ｄ）ＣＦ、ｓ十ｏ２ガスを用いたプラズマエツチング
により、開口部４の底部部分のＳｉ３Ｎ４膜２を選択的
に除去する。また、これに加えて、ウェットエツチング
により、図示のように、Ａｕ層５の下部のＳｉ３Ｎ４膜
２を除去することもできる。

（ｅ）Ｓｉ０２膜３上に、所要の開口を有するゲート電
極用レジストを形成し、Ｔ　ｉ　／　Ｐ　ｔ　／　Ａ　
ｕの金属を順次蒸着した後、リフトオフによりゲート電
極６を形成する。ゲート電極６は、開口部４の側部のＡ
ｕ層５に接、触し、且つそのＡｕ層５の下方部を除いた
開口部４底部のＧａＡｓ基板１にンョットキー接触する
ように形成される。このとき、Ａｕ層層下下方部Ｓｉ３
Ｎ４膜２のアンダーエッチ部分は空洞となり、ゲート・
ソース間容量が低減される。また、ゲート電極６は０．
７μｍ幅の開口部４を用いて形成したにも拘らず、Ａｕ
層５の厚さ分（２００ｎｍ）たけ短縮されて、０．７μ
ｍ−２００ｎｍ−２００ｎ、３μｍ程度のサブミクロン
長に形成される。また、ゲート内部抵抗に対してはＡｕ
層５が加わることにより低抵抗化される。

次いで、ゲート電極６からそれぞれ所要間隔をおいた両
側における５Ｌ３Ｎ４膜２及び５ｉ０２膜３をフォトリ
ソグラフィ法により開口し、オーミック金属により、図
示省略のソース電極及びドレイン電極を形成してＧａＡ
ｓＦＥＴを構成する。

なお、ソース電極及びドレイン電極は、ゲート電極６を
形成する前の工程で形成してもよい。

上述したように、この実施例の製造方法によれば、短ゲ
ート長でゲート内部抵抗及びゲート・ソース間容量が低
く、高周波特性が優れ、且つ飽和ドレイン電流ＩＤ５Ｓ
の均一な電界効果型トランジスタが、ＧａＡｓ基板１主
面の能動層に影響を！ｊえることなく歩留りよく製造す
ることが可能となる。

［発明の効果］ 以上説明したように、本発明によれば、異方性エツチン
グにより、第２の絶縁膜及び開口部底部の導電層を除去
して開口部側部のみに導電層を残す際、半導体基板主面
の能動層は、第１の絶縁膜で保護されるため、エツチン
グ又はイオンダメージ等の影響を受けることが防止され
る。そして、ゲート電極は開口部の幅よりも上記導電層
の厚さ分だけ短縮され、ゲート内部抵抗はその導電層が
加わることにより低抵抗化が達成される。さらに、開口
部底部の部分の第１の絶縁膜を除去する際は、導電層下
方部のその第１の絶縁膜にアンダーエッチを加えること
により、この部分が空洞化されてゲート・ソース間容量
を低減することができる。

したがって、高周波特性が優れ１１つ飽和ドレイン電流
の均一な電界効果型トランジスタを歩留りよく製造する
ことができる。

【図面の簡単な説明】

第１図は本発明に係る電界効果型トランジスタの製造方
法の実施例を示す工程図、第２図は従来方法で製造され
た電界効果型トランジスタを示す縦断面図である。 １：ＧａＡｓ基板（半導体基板）、 ２：Ｓｉ３Ｎ４膜（第１の絶縁膜）、 ３：５ｉ０２膜（第２の絶縁膜）、 ４：開口部、　　５：Ａｕ層（導体層）、６：ゲート電
極。 代理人　　弁理士　三　好　秀　和

Claims (1)

1. 【特許請求の範囲】 （ａ）半導体基板上に第１の絶縁膜を形成する工程、 （ｂ）前記第１の絶縁膜上に開口部を有する第２の絶縁
   膜を形成する工程、 （ｃ）前記第２の絶縁膜上並びに前記開口部の側部及び
   底部上に導電層を形成する工程、（ｄ）異方性エッチン
   グにより前記第２の絶縁膜上及び前記開口部底部の前記
   導電層を除去する工程、 （ｅ）前記開口部底部の前記第１の絶縁膜を除去する工
   程、 （ｆ）前記開口部側部の導電層に接触した前記開口部底
   部の前記半導体基板にショットキー接触するゲート電極
   を形成する工程 を有することを特徴とする電界効果型トラ ンジスタの製造方法。