JP2003188189A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2003188189A JP2003188189A JP2001387764A JP2001387764A JP2003188189A JP 2003188189 A JP2003188189 A JP 2003188189A JP 2001387764 A JP2001387764 A JP 2001387764A JP 2001387764 A JP2001387764 A JP 2001387764A JP 2003188189 A JP2003188189 A JP 2003188189A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- recess
- forming
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 140
- 238000000034 method Methods 0.000 title claims abstract description 104
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 75
- 238000005530 etching Methods 0.000 claims abstract description 78
- 239000000758 substrate Substances 0.000 claims abstract description 59
- 238000001312 dry etching Methods 0.000 claims abstract description 26
- 238000001039 wet etching Methods 0.000 claims abstract description 26
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 80
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 17
- 238000005229 chemical vapour deposition Methods 0.000 claims description 11
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- 239000012528 membrane Substances 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims description 8
- 230000000149 penetrating effect Effects 0.000 claims description 8
- 238000009413 insulation Methods 0.000 claims 1
- 230000003071 parasitic effect Effects 0.000 description 14
- 229920002120 photoresistant polymer Polymers 0.000 description 13
- 230000001681 protective effect Effects 0.000 description 12
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 11
- 239000013078 crystal Substances 0.000 description 11
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 10
- 238000007796 conventional method Methods 0.000 description 10
- 239000002184 metal Substances 0.000 description 6
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000000203 mixture Substances 0.000 description 4
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 238000011109 contamination Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000004528 spin coating Methods 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000002787 reinforcement Effects 0.000 description 2
- 230000003014 reinforcing effect Effects 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- 102100021943 C-C motif chemokine 2 Human genes 0.000 description 1
- 101000897480 Homo sapiens C-C motif chemokine 2 Proteins 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910017855 NH 4 F Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004283 SiO 4 Inorganic materials 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000003801 milling Methods 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
- H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
- H01L29/66863—Lateral single gate transistors
- H01L29/66871—Processes wherein the final gate is made after the formation of the source and drain regions in the active layer, e.g. dummy-gate processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
- H01L21/28587—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds characterised by the sectional shape, e.g. T, inverted T
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 ゲート電極の形成工程の前後でリセス表面が
汚染される恐れがなく、ゲート電極の形成時に十分な形
状制御性が得られるようにする。 【解決手段】 半導体基板１上の活性層２に形成したリ
セス５を覆うように、ＳｉＯ2膜３とＨＳＱ膜４を順に
形成する。ＳｉＯ2膜３とＨＳＱ膜４をそれらがほぼ同
じエッチング・レートを持つ条件下でドライエッチング
し、ストレート状のゲート開口部７を形成する。ゲート
電極８の形成後、ＳｉＯ2膜３よりもＨＳＱ膜４が十分
大きいエッチング・レートを持つ条件下でウェットエッ
チングして、ＨＳＱ膜４のみを除去する。
汚染される恐れがなく、ゲート電極の形成時に十分な形
状制御性が得られるようにする。 【解決手段】 半導体基板１上の活性層２に形成したリ
セス５を覆うように、ＳｉＯ2膜３とＨＳＱ膜４を順に
形成する。ＳｉＯ2膜３とＨＳＱ膜４をそれらがほぼ同
じエッチング・レートを持つ条件下でドライエッチング
し、ストレート状のゲート開口部７を形成する。ゲート
電極８の形成後、ＳｉＯ2膜３よりもＨＳＱ膜４が十分
大きいエッチング・レートを持つ条件下でウェットエッ
チングして、ＨＳＱ膜４のみを除去する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、さらに言えば、半導体基体の表面のリセス
に一端を接触せしめられた断面略Ｔ型のゲート電極を備
えた半導体装置の製造方法に関する。本発明は、高周波
性能に優れる化合物半導体を用いたショットキーゲート
型電界効果トランジスタ（Field-Effect Transistor、
ＦＥＴ）等に好適に適用できる。
方法に関し、さらに言えば、半導体基体の表面のリセス
に一端を接触せしめられた断面略Ｔ型のゲート電極を備
えた半導体装置の製造方法に関する。本発明は、高周波
性能に優れる化合物半導体を用いたショットキーゲート
型電界効果トランジスタ（Field-Effect Transistor、
ＦＥＴ）等に好適に適用できる。
【０００２】
【従来の技術】断面略Ｔ型のゲート電極（以下、Ｔ型ゲ
ート電極ともいう）を備えたＦＥＴは、移動体通信や衛
星放送等に以前より広く使用されており、例えばIII―
Ｖ族化合物半導体（例えばＧａＡｓ）を用いて形成され
る。この種ＦＥＴのＴ型ゲート電極は、ゲート抵抗の増
加を抑制するために採用されている。すなわち、扱う信
号の高周波化に対応すべくゲート長を短縮すると、ゲー
ト電極の信号伝搬方向の断面積（ゲート断面積）が減少
し、その結果、同方向の抵抗（つまりゲート抵抗）が増
加する。そこで、できるだけ短いゲート長を保ちながら
半導体基板とは反対側の端部において断面を略Ｔ型にす
ることにより、ゲート断面積を拡大し、もってゲート長
の短縮に伴うゲート抵抗の増加を抑制しているのであ
る。
ート電極ともいう）を備えたＦＥＴは、移動体通信や衛
星放送等に以前より広く使用されており、例えばIII―
Ｖ族化合物半導体（例えばＧａＡｓ）を用いて形成され
る。この種ＦＥＴのＴ型ゲート電極は、ゲート抵抗の増
加を抑制するために採用されている。すなわち、扱う信
号の高周波化に対応すべくゲート長を短縮すると、ゲー
ト電極の信号伝搬方向の断面積（ゲート断面積）が減少
し、その結果、同方向の抵抗（つまりゲート抵抗）が増
加する。そこで、できるだけ短いゲート長を保ちながら
半導体基板とは反対側の端部において断面を略Ｔ型にす
ることにより、ゲート断面積を拡大し、もってゲート長
の短縮に伴うゲート抵抗の増加を抑制しているのであ
る。
【０００３】また、この種のＦＥＴでは、ゲート電極は
結晶性の半導体基体の表面に形成されるが、ＦＥＴの動
作中に、ゲート電極の直下において半導体基体の表面領
域中に形成される空乏層が、ＦＥＴの動作に悪影響を及
ぼすことが知られている。そこで、その悪影響を抑制す
るため、半導体基体の表面のゲート電極直下の領域にリ
セス（溝）が形成されるのが通常である。このリセスは
通常、ゲート電極直下の領域のみ、あるいはゲート電極
の直下とその近傍を含む領域に形成される。ソース電極
とドレイン電極は、半導体基体の表面にリセスを挟んで
互いに反対側に配置される。
結晶性の半導体基体の表面に形成されるが、ＦＥＴの動
作中に、ゲート電極の直下において半導体基体の表面領
域中に形成される空乏層が、ＦＥＴの動作に悪影響を及
ぼすことが知られている。そこで、その悪影響を抑制す
るため、半導体基体の表面のゲート電極直下の領域にリ
セス（溝）が形成されるのが通常である。このリセスは
通常、ゲート電極直下の領域のみ、あるいはゲート電極
の直下とその近傍を含む領域に形成される。ソース電極
とドレイン電極は、半導体基体の表面にリセスを挟んで
互いに反対側に配置される。
【０００４】次に、Ｔ型ゲート電極とリセスを有するこ
の種ＦＥＴの製造方法の従来例について説明する。
の種ＦＥＴの製造方法の従来例について説明する。
【０００５】図７は、この種ＦＥＴの従来の製造方法の
一例を示す要部断面図である。
一例を示す要部断面図である。
【０００６】図７の方法では、まず、ＧａＡｓ等の単結
晶半導体基板１０１の上にＧａＡｓ等の活性層１０２を
エピタキシャル成長させてから、その単結晶半導体から
なる活性層１０２の表面を選択的にエッチングし、図７
（ａ）に示すように、ゲート電極１０７の形成されるべ
き箇所に所定深さのリセス１０４を形成する。このリセ
ス１０４は、後工程で形成するゲート電極１０７の全幅
にわたって延在するように形成する。なお、この例で
は、半導体基板１０１と活性層１０２が、「半導体基
体」を構成する。
晶半導体基板１０１の上にＧａＡｓ等の活性層１０２を
エピタキシャル成長させてから、その単結晶半導体から
なる活性層１０２の表面を選択的にエッチングし、図７
（ａ）に示すように、ゲート電極１０７の形成されるべ
き箇所に所定深さのリセス１０４を形成する。このリセ
ス１０４は、後工程で形成するゲート電極１０７の全幅
にわたって延在するように形成する。なお、この例で
は、半導体基板１０１と活性層１０２が、「半導体基
体」を構成する。
【０００７】次に、リセス１０４が形成された活性層１
０２の上に、所定厚さの二酸化珪素（ＳｉＯ2）膜１０
３をリセス１０４を覆うように形成し、さらにそのＳｉ
Ｏ2膜１０３の上に所定パターンを持つフォトレジスト
膜１０５を形成する。そして、そのフォトレジスト膜１
０５をマスクとしてＳｉＯ2膜１０３をドライ・エッチ
ングし、ゲート電極用の開口部１０６を形成する。その
結果、開口部１０６を介してリセス１０４の表面が露出
する。この時の状態は図７（ａ）のようになる。
０２の上に、所定厚さの二酸化珪素（ＳｉＯ2）膜１０
３をリセス１０４を覆うように形成し、さらにそのＳｉ
Ｏ2膜１０３の上に所定パターンを持つフォトレジスト
膜１０５を形成する。そして、そのフォトレジスト膜１
０５をマスクとしてＳｉＯ2膜１０３をドライ・エッチ
ングし、ゲート電極用の開口部１０６を形成する。その
結果、開口部１０６を介してリセス１０４の表面が露出
する。この時の状態は図７（ａ）のようになる。
【０００８】続いて、フォトレジスト膜１０５を除去し
てから、公知の方法により、図７（ｂ）のようなT型ゲ
ート電極１０７を形成する。この時、ゲート電極１０７
の全幅がリセス１０４の全幅とほぼ一致するようにす
る。図７（ｂ）の状態ではリセス１０４の表面が露出し
ていないので、同表面が汚染される恐れはない。しか
し、ゲート電極１０７の庇部、つまりゲート電極１０７
のＳｉＯ2膜１０３上に載せられている部分の下方に、
厚いＳｉＯ2膜１０３が存在するので、その庇部に起因
してゲート寄生容量が大きくなり、その結果、ＦＥＴ特
性が低下する。
てから、公知の方法により、図７（ｂ）のようなT型ゲ
ート電極１０７を形成する。この時、ゲート電極１０７
の全幅がリセス１０４の全幅とほぼ一致するようにす
る。図７（ｂ）の状態ではリセス１０４の表面が露出し
ていないので、同表面が汚染される恐れはない。しか
し、ゲート電極１０７の庇部、つまりゲート電極１０７
のＳｉＯ2膜１０３上に載せられている部分の下方に、
厚いＳｉＯ2膜１０３が存在するので、その庇部に起因
してゲート寄生容量が大きくなり、その結果、ＦＥＴ特
性が低下する。
【０００９】そこで、次に、弗酸を用いたウェット・エ
ッチング法により、ＳｉＯ2膜１０３を除去する。この
時の状態は図７（ｃ）に示すようになり、ゲート電極１
０７が接触した箇所を除く全面において、活性層１０２
の表面が露出する。よって、この状態ではリセス１０４
の表面が汚染される恐れが大きい。
ッチング法により、ＳｉＯ2膜１０３を除去する。この
時の状態は図７（ｃ）に示すようになり、ゲート電極１
０７が接触した箇所を除く全面において、活性層１０２
の表面が露出する。よって、この状態ではリセス１０４
の表面が汚染される恐れが大きい。
【００１０】引き続いて、ゲート電極１０７の全露出面
と活性層１０２の全露出面を保護膜１０８で覆う。この
保護膜１０８としては、例えば窒化珪素（Ｓｉ3Ｎ4）膜
が使用される。
と活性層１０２の全露出面を保護膜１０８で覆う。この
保護膜１０８としては、例えば窒化珪素（Ｓｉ3Ｎ4）膜
が使用される。
【００１１】次に、エッチング法によって、活性層１０
２の表面上にある保護膜１０８の所定箇所に、ソース電
極１０９とドレイン電極１１０用の開口を形成する。そ
して、ソース電極１０９とドレイン電極１１０を、それ
らの下端が保護膜１０８の開口を介してそれぞれ活性層
１０２の表面に接触するように形成する。
２の表面上にある保護膜１０８の所定箇所に、ソース電
極１０９とドレイン電極１１０用の開口を形成する。そ
して、ソース電極１０９とドレイン電極１１０を、それ
らの下端が保護膜１０８の開口を介してそれぞれ活性層
１０２の表面に接触するように形成する。
【００１２】最後に、保護膜１０８上に、公知の方法
で、Ｔ型ゲート電極１０７とソース電極１０９とドレイ
ン電極１１０を覆うように、必要な絶縁膜と配線用の導
電膜（いずれも図示せず）を形成すると、リセス１０４
とＴ型ゲート電極１０７を持つＦＥＴが完成する。
で、Ｔ型ゲート電極１０７とソース電極１０９とドレイ
ン電極１１０を覆うように、必要な絶縁膜と配線用の導
電膜（いずれも図示せず）を形成すると、リセス１０４
とＴ型ゲート電極１０７を持つＦＥＴが完成する。
【００１３】以上の説明から明らかなように、図７に示
す従来の方法では、図７（ｃ）の段階でリセス１０４を
含む活性層１０２の表面のほぼ全体が露出するので、そ
の表面が次工程で保護膜１０８で覆われるまでに、リセ
ス１０４の表面が汚染される恐れがある、という難点が
ある。このため、ＦＥＴの動作不良が生じやすく、その
結果、製造歩留まりの低下という問題が生じやすい。
す従来の方法では、図７（ｃ）の段階でリセス１０４を
含む活性層１０２の表面のほぼ全体が露出するので、そ
の表面が次工程で保護膜１０８で覆われるまでに、リセ
ス１０４の表面が汚染される恐れがある、という難点が
ある。このため、ＦＥＴの動作不良が生じやすく、その
結果、製造歩留まりの低下という問題が生じやすい。
【００１４】図８と図９は、この種ＦＥＴの従来の製造
方法の他の例を示す要部断面図である。
方法の他の例を示す要部断面図である。
【００１５】図８と図９の方法では、まず、ＧａＡｓ等
の単結晶半導体基板２０１の上にＧａＡｓ等の活性層２
０２をエピタキシャル成長させてから、その単結晶半導
体からなる活性層２０２の表面を選択的にエッチング
し、図８（ａ）に示すように、ゲート電極２０８の形成
されるべき箇所に所定深さのリセス２０５を形成する。
このリセス２０５は、後工程で形成するゲート電極２０
８の全幅にわたって延在するように形成する。なお、こ
の例では、半導体基板２０１と活性層２０２が、「半導
体基体」を構成する。
の単結晶半導体基板２０１の上にＧａＡｓ等の活性層２
０２をエピタキシャル成長させてから、その単結晶半導
体からなる活性層２０２の表面を選択的にエッチング
し、図８（ａ）に示すように、ゲート電極２０８の形成
されるべき箇所に所定深さのリセス２０５を形成する。
このリセス２０５は、後工程で形成するゲート電極２０
８の全幅にわたって延在するように形成する。なお、こ
の例では、半導体基板２０１と活性層２０２が、「半導
体基体」を構成する。
【００１６】次に、リセス２０５が形成された活性層２
０２の上に、リセス２０５を覆うように、所定厚さのＳ
ｉ3Ｎ4膜２０３とＳｉＯ2膜２０４をこの順に形成す
る。この時の状態は図８（ａ）のようになる。
０２の上に、リセス２０５を覆うように、所定厚さのＳ
ｉ3Ｎ4膜２０３とＳｉＯ2膜２０４をこの順に形成す
る。この時の状態は図８（ａ）のようになる。
【００１７】続いて、図８（ｂ）に示すように、ＳｉＯ
2膜２０４の上に所定パターンを持つフォトレジスト膜
２０６を形成し、そのフォトレジスト膜２０６をマスク
としてＳｉＯ2膜２０４およびＳｉ3Ｎ4膜２０３をドラ
イ・エッチングして、それら二つの膜２０４と２０３を
貫通するゲート電極用の開口部２０７を形成する。
2膜２０４の上に所定パターンを持つフォトレジスト膜
２０６を形成し、そのフォトレジスト膜２０６をマスク
としてＳｉＯ2膜２０４およびＳｉ3Ｎ4膜２０３をドラ
イ・エッチングして、それら二つの膜２０４と２０３を
貫通するゲート電極用の開口部２０７を形成する。
【００１８】このドライ・エッチング工程は、ＣＦ4と
Ｈ2の混合体をエッチングガスとして使用する反応性イ
オン・エッチング（Reactive Ion Etching、ＲＩＥ）法
で実行する。こうすると、ＳｉＯ2膜２０４とＳｉ3Ｎ4
膜２０３の間のエッチング・レート差により、開口部２
０７の断面形状は一様にならず、図８（ｂ）に示すよう
に段差が付いたものになる。すなわち、下位にあるＳｉ
3Ｎ4膜２０３が上位にあるＳｉＯ2膜２０４よりも大き
くサイド・エッチングされるため、開口部２０７の内壁
のＳｉ3Ｎ4膜２０３に対応する部分がＳｉＯ2膜２０４
に対応する部分よりも水平方向に広くなる。また、開口
部２０７を介してリセス２０５の表面が露出する。これ
は、ＳｉＯ2膜２０４とＳｉ3Ｎ4膜２０３を同一のＲＩ
Ｅ工程でエッチングする場合でも別個のＲＩＥ工程でエ
ッチングする場合でも同様である。この時の状態は、図
８（ｂ）に示すようになる。
Ｈ2の混合体をエッチングガスとして使用する反応性イ
オン・エッチング（Reactive Ion Etching、ＲＩＥ）法
で実行する。こうすると、ＳｉＯ2膜２０４とＳｉ3Ｎ4
膜２０３の間のエッチング・レート差により、開口部２
０７の断面形状は一様にならず、図８（ｂ）に示すよう
に段差が付いたものになる。すなわち、下位にあるＳｉ
3Ｎ4膜２０３が上位にあるＳｉＯ2膜２０４よりも大き
くサイド・エッチングされるため、開口部２０７の内壁
のＳｉ3Ｎ4膜２０３に対応する部分がＳｉＯ2膜２０４
に対応する部分よりも水平方向に広くなる。また、開口
部２０７を介してリセス２０５の表面が露出する。これ
は、ＳｉＯ2膜２０４とＳｉ3Ｎ4膜２０３を同一のＲＩ
Ｅ工程でエッチングする場合でも別個のＲＩＥ工程でエ
ッチングする場合でも同様である。この時の状態は、図
８（ｂ）に示すようになる。
【００１９】続いて、フォトレジスト膜２０６を除去し
てから、例えばスパッタ法により、ＳｉＯ2膜２０４の
上にＷＳｉ／Ｔｉ／Ｐｔ／Ａｕの四つの金属膜をこの順
に形成する。そして、その上にパターン化したフォトレ
ジスト膜（図示せず）を形成してから、例えばイオン・
ミリング法によりＷＳｉ／Ｔｉ／Ｐｔ／Ａｕなる金属膜
をパターン化する。こうして、図８（ｃ）に示すような
Ｔ型ゲート電極２０８を形成する。
てから、例えばスパッタ法により、ＳｉＯ2膜２０４の
上にＷＳｉ／Ｔｉ／Ｐｔ／Ａｕの四つの金属膜をこの順
に形成する。そして、その上にパターン化したフォトレ
ジスト膜（図示せず）を形成してから、例えばイオン・
ミリング法によりＷＳｉ／Ｔｉ／Ｐｔ／Ａｕなる金属膜
をパターン化する。こうして、図８（ｃ）に示すような
Ｔ型ゲート電極２０８を形成する。
【００２０】図８（ｃ）より明らかなように、ゲート電
極２０８の下端は、開口部２０７を介して、活性層２０
２のリセス２０５の表面に接触している。ゲート電極２
０８の上部の庇部は、ＳｉＯ2膜２０４の上に載せられ
ている。この時、図８（ｃ）に示すように、ゲート電極
２０８の下端の周囲に不所望の空隙ｇが形成される。こ
れは、開口部２０７の内壁のＳｉ3Ｎ4膜２０３に対応す
る部分が、ＳｉＯ2膜２０４に対応する部分よりも広が
っていることに起因する。
極２０８の下端は、開口部２０７を介して、活性層２０
２のリセス２０５の表面に接触している。ゲート電極２
０８の上部の庇部は、ＳｉＯ2膜２０４の上に載せられ
ている。この時、図８（ｃ）に示すように、ゲート電極
２０８の下端の周囲に不所望の空隙ｇが形成される。こ
れは、開口部２０７の内壁のＳｉ3Ｎ4膜２０３に対応す
る部分が、ＳｉＯ2膜２０４に対応する部分よりも広が
っていることに起因する。
【００２１】その後、バッファード弗酸（ＨＦ：ＮＨ4
Ｆ＝１：６〜１：３０）を用いたウェット・エッチング
法により、ＳｉＯ2膜２０４のみを選択的に除去する。
このエッチング工程では、ＳｉＯ2膜２０４とＳｉ3Ｎ4
膜２０３の間に十分な選択性が得られないため、Ｓｉ3
Ｎ4膜２０３も部分的にエッチングされる。その結果、
Ｓｉ3Ｎ4膜２０３の膜厚にバラツキが生じることが多
い。（最悪の場合には、Ｓｉ3Ｎ4膜２０３の全体がエッ
チングされて消失してしまうこともある。）この時の状
態は、図９（ａ）に示す通りである。なお、活性層２０
２の上に残存したＳｉ3Ｎ4膜２０３は、活性層２０２の
表面の保護膜として機能する。
Ｆ＝１：６〜１：３０）を用いたウェット・エッチング
法により、ＳｉＯ2膜２０４のみを選択的に除去する。
このエッチング工程では、ＳｉＯ2膜２０４とＳｉ3Ｎ4
膜２０３の間に十分な選択性が得られないため、Ｓｉ3
Ｎ4膜２０３も部分的にエッチングされる。その結果、
Ｓｉ3Ｎ4膜２０３の膜厚にバラツキが生じることが多
い。（最悪の場合には、Ｓｉ3Ｎ4膜２０３の全体がエッ
チングされて消失してしまうこともある。）この時の状
態は、図９（ａ）に示す通りである。なお、活性層２０
２の上に残存したＳｉ3Ｎ4膜２０３は、活性層２０２の
表面の保護膜として機能する。
【００２２】続いて、エッチング法によって、活性層２
０２上に残存したＳｉ3Ｎ4膜２０３の所定箇所に、ソー
ス電極２０９とドレイン電極２１０用の開口を形成する
そして、ソース電極２０９とドレイン電極２１０を、そ
れらの下端がＳｉ3Ｎ4膜２０３の開口を介してそれぞれ
活性層２０２の表面に接触するように形成する。この時
の状態は、図９（ｂ）に示す通りである。
０２上に残存したＳｉ3Ｎ4膜２０３の所定箇所に、ソー
ス電極２０９とドレイン電極２１０用の開口を形成する
そして、ソース電極２０９とドレイン電極２１０を、そ
れらの下端がＳｉ3Ｎ4膜２０３の開口を介してそれぞれ
活性層２０２の表面に接触するように形成する。この時
の状態は、図９（ｂ）に示す通りである。
【００２３】最後に、Ｓｉ3Ｎ4膜２０３上に、公知の方
法で、Ｔ型ゲート電極２０９とソース電極２０９とドレ
イン電極２１０を覆うように、必要な絶縁膜と配線用の
導電膜（いずれも図示せず）を形成すると、リセス２０
５とＴ型ゲート電極２０８を持つＦＥＴが完成する。
法で、Ｔ型ゲート電極２０９とソース電極２０９とドレ
イン電極２１０を覆うように、必要な絶縁膜と配線用の
導電膜（いずれも図示せず）を形成すると、リセス２０
５とＴ型ゲート電極２０８を持つＦＥＴが完成する。
【００２４】以上説明したところから明らかなように、
図８と図９に示す従来の方法では、図８（ｂ）の段階で
ゲート電極用の開口部２０７の断面形状が、所望のスト
レート状にならない。このため、開口部２０７に埋め込
むように形成されるゲート電極２０８の形状が不均一に
なったり、ゲート電極２０８の近傍に不所望の空隙ｇが
生じたりするだけでなく、保護膜として機能する残存Ｓ
ｉ3Ｎ4膜２０３の厚さも不均一になりやすい、という難
点がある。このため、ＦＥＴの動作特性のバラツキ、製
造歩留まりの低下等の問題が生じやすい。
図８と図９に示す従来の方法では、図８（ｂ）の段階で
ゲート電極用の開口部２０７の断面形状が、所望のスト
レート状にならない。このため、開口部２０７に埋め込
むように形成されるゲート電極２０８の形状が不均一に
なったり、ゲート電極２０８の近傍に不所望の空隙ｇが
生じたりするだけでなく、保護膜として機能する残存Ｓ
ｉ3Ｎ4膜２０３の厚さも不均一になりやすい、という難
点がある。このため、ＦＥＴの動作特性のバラツキ、製
造歩留まりの低下等の問題が生じやすい。
【００２５】また、図７に示した従来方法とは異なり、
ゲート電極２０８の形成工程（図８（ｂ）参照）以外で
はリセス２０５の表面が露出しないので、リセス２０５
の表面が汚染される恐れが小さい。また、ゲート電極２
０８の庇部、つまりゲート電極２０８のＳｉＯ2膜２０
４上に載っている部分の下方に厚いＳｉＯ2膜２０４が
存在しないので、ゲート電極２０８の庇部に起因するゲ
ート寄生容量の増加といった問題も生じない。しかし、
ゲート電極２０８を形成するエッチング工程の制御性が
不十分であるから、ゲート電極２０８を均一な形状で得
ることが難しい、という難点がある。
ゲート電極２０８の形成工程（図８（ｂ）参照）以外で
はリセス２０５の表面が露出しないので、リセス２０５
の表面が汚染される恐れが小さい。また、ゲート電極２
０８の庇部、つまりゲート電極２０８のＳｉＯ2膜２０
４上に載っている部分の下方に厚いＳｉＯ2膜２０４が
存在しないので、ゲート電極２０８の庇部に起因するゲ
ート寄生容量の増加といった問題も生じない。しかし、
ゲート電極２０８を形成するエッチング工程の制御性が
不十分であるから、ゲート電極２０８を均一な形状で得
ることが難しい、という難点がある。
【００２６】
【発明が解決しようとする課題】上述したように、図７
に示した従来のＦＥＴの製造方法では、ゲート電極１０
７を形成してから保護膜１０８を形成するまでに、リセ
ス１０４のほぼ全表面が露出するので、同表面が汚染さ
れる恐れが大きい、という問題がある。
に示した従来のＦＥＴの製造方法では、ゲート電極１０
７を形成してから保護膜１０８を形成するまでに、リセ
ス１０４のほぼ全表面が露出するので、同表面が汚染さ
れる恐れが大きい、という問題がある。
【００２７】図８と図９に示した従来のＦＥＴの製造方
法では、上述したように、ゲート電極２０８用の開口２
０７を形成する工程における形状制御性が不十分であ
り、その結果、ＦＥＴの特性のバラツキの増加や製造歩
留まりの低下といった問題が生じる。
法では、上述したように、ゲート電極２０８用の開口２
０７を形成する工程における形状制御性が不十分であ
り、その結果、ＦＥＴの特性のバラツキの増加や製造歩
留まりの低下といった問題が生じる。
【００２８】本発明は、上述した従来の製造方法におけ
るこれらの問題を解決するためになされたものであり、
その目的とするところは、ゲート電極の庇部下の寄生容
量を抑制しながら、ゲート電極を形成する工程の前後で
リセスの表面が汚染される恐れがなく、しかもゲート電
極を形成する際に十分な形状制御性が得られる、Ｔ型ゲ
ート電極を備えた半導体装置の製造方法を提供すること
にある。
るこれらの問題を解決するためになされたものであり、
その目的とするところは、ゲート電極の庇部下の寄生容
量を抑制しながら、ゲート電極を形成する工程の前後で
リセスの表面が汚染される恐れがなく、しかもゲート電
極を形成する際に十分な形状制御性が得られる、Ｔ型ゲ
ート電極を備えた半導体装置の製造方法を提供すること
にある。
【００２９】本発明の他の目的は、ゲート電極の庇部下
の寄生容量を抑制しながら、半導体装置の動作特性のバ
ラツキを抑制できると共にその製造歩留まりを向上させ
ることができる、Ｔ型ゲート電極を備えた半導体装置の
製造方法を提供することにある。
の寄生容量を抑制しながら、半導体装置の動作特性のバ
ラツキを抑制できると共にその製造歩留まりを向上させ
ることができる、Ｔ型ゲート電極を備えた半導体装置の
製造方法を提供することにある。
【００３０】ここに明記しない本発明のさらに他の目的
は、以下の説明および添付図面から明らかになる。
は、以下の説明および添付図面から明らかになる。
【００３１】
【課題を解決するための手段】（１） 本発明の第１の
半導体装置の製造方法は、半導体基体の表面に形成され
たリセスと、そのリセスの表面に一端を接触させて形成
されたＴ型ゲート電極とを備えてなる半導体装置の製造
方法において、（ａ） 前記半導体基体の表面に前記リ
セスを覆うように第１絶縁膜を形成する工程と、（ｂ）
前記第１絶縁膜の上に第２縁膜を形成する工程と、
（ｃ） 前記第２絶縁膜および前記第１絶縁膜をドライ
・エッチング法により選択的に除去することにより、前
記第２絶縁膜および前記第１絶縁膜を貫通して前記リセ
スの表面まで達するゲート電極用の開口部を形成する工
程と、（ｄ） 前記第２絶縁膜の上に導電膜を形成して
その導電膜をパターン化することにより、前記開口部を
介して下端が前記リセスの表面に接触する断面略Ｔ型の
ゲート電極を形成する工程と、（ｅ） 前記工程（ｄ）
の後に、前記第１絶縁膜の上に残存する前記第２絶縁膜
をウェット・エッチング法により選択的に除去して前記
第１絶縁膜を露出させる工程と、（ｆ） 前記工程
（ｅ）の後に、前記半導体基体の表面に残存する前記第
１絶縁膜を貫通して前記半導体基体の表面に接触するソ
ース電極およびドレイン電極を、前記リセスに関して互
いに反対側に形成する工程とを備え、前記工程（ｃ）の
ドライ・エッチング法で使用されるエッチャントに対し
ては、前記第１絶縁膜と前記第２絶縁膜はほぼ同じエッ
チング・レートでエッチングされ、前記工程（ｅ）のウ
ェット・エッチング法で使用されるエッチャントに対し
ては、前記第１絶縁膜よりも第２絶縁膜の方が十分大き
いエッチング・レートでエッチングされることを特徴と
するものである。
半導体装置の製造方法は、半導体基体の表面に形成され
たリセスと、そのリセスの表面に一端を接触させて形成
されたＴ型ゲート電極とを備えてなる半導体装置の製造
方法において、（ａ） 前記半導体基体の表面に前記リ
セスを覆うように第１絶縁膜を形成する工程と、（ｂ）
前記第１絶縁膜の上に第２縁膜を形成する工程と、
（ｃ） 前記第２絶縁膜および前記第１絶縁膜をドライ
・エッチング法により選択的に除去することにより、前
記第２絶縁膜および前記第１絶縁膜を貫通して前記リセ
スの表面まで達するゲート電極用の開口部を形成する工
程と、（ｄ） 前記第２絶縁膜の上に導電膜を形成して
その導電膜をパターン化することにより、前記開口部を
介して下端が前記リセスの表面に接触する断面略Ｔ型の
ゲート電極を形成する工程と、（ｅ） 前記工程（ｄ）
の後に、前記第１絶縁膜の上に残存する前記第２絶縁膜
をウェット・エッチング法により選択的に除去して前記
第１絶縁膜を露出させる工程と、（ｆ） 前記工程
（ｅ）の後に、前記半導体基体の表面に残存する前記第
１絶縁膜を貫通して前記半導体基体の表面に接触するソ
ース電極およびドレイン電極を、前記リセスに関して互
いに反対側に形成する工程とを備え、前記工程（ｃ）の
ドライ・エッチング法で使用されるエッチャントに対し
ては、前記第１絶縁膜と前記第２絶縁膜はほぼ同じエッ
チング・レートでエッチングされ、前記工程（ｅ）のウ
ェット・エッチング法で使用されるエッチャントに対し
ては、前記第１絶縁膜よりも第２絶縁膜の方が十分大き
いエッチング・レートでエッチングされることを特徴と
するものである。
【００３２】（２） 本発明の第１の半導体装置の製造
方法では、前記工程（ｃ）においてドライ・エッチング
法で前記第１絶縁膜および前記第２絶縁膜を選択的に除
去する際には、前記第１絶縁膜と前記第２絶縁膜がほぼ
同じエッチング・レートを有しているので、これら両絶
縁膜はほぼ同等にエッチングされる。その結果、前記工
程（ｃ）においてこれら両絶縁膜を貫通して前記リセス
の表面まで達する前記ゲート電極用開口部が形成される
だけでなく、そのゲート電極用開口部の上端から下端ま
でがほぼ同じサイズとなり、図８と図９に示した従来方
法のような部分的に開口部のサイズが異なる、といった
問題が生じない。
方法では、前記工程（ｃ）においてドライ・エッチング
法で前記第１絶縁膜および前記第２絶縁膜を選択的に除
去する際には、前記第１絶縁膜と前記第２絶縁膜がほぼ
同じエッチング・レートを有しているので、これら両絶
縁膜はほぼ同等にエッチングされる。その結果、前記工
程（ｃ）においてこれら両絶縁膜を貫通して前記リセス
の表面まで達する前記ゲート電極用開口部が形成される
だけでなく、そのゲート電極用開口部の上端から下端ま
でがほぼ同じサイズとなり、図８と図９に示した従来方
法のような部分的に開口部のサイズが異なる、といった
問題が生じない。
【００３３】他方、前記工程（ｅ）においてウェット・
エッチング法で前記第２絶縁膜のみを選択的に除去する
際には、前記第１絶縁膜よりも前記第２絶縁膜の方が十
分大きいエッチング・レートを有しているので、前記第
１絶縁膜をほとんどエッチングすることなしに前記第２
絶縁膜を選択的にエッチングして除去することが可能と
なる。
エッチング法で前記第２絶縁膜のみを選択的に除去する
際には、前記第１絶縁膜よりも前記第２絶縁膜の方が十
分大きいエッチング・レートを有しているので、前記第
１絶縁膜をほとんどエッチングすることなしに前記第２
絶縁膜を選択的にエッチングして除去することが可能と
なる。
【００３４】さらに、前記工程（ｅ）において前記第２
絶縁膜をウェット・エッチングにより除去した時には、
前記半導体基体の表面は前記第１絶縁膜で覆われた状態
に保たれる。そして、前記半導体基体の表面が前記第１
絶縁膜で覆われた状態のままで、前記工程（ｆ）におい
て前記ソース電極と前記ドレイン電極が形成される。
絶縁膜をウェット・エッチングにより除去した時には、
前記半導体基体の表面は前記第１絶縁膜で覆われた状態
に保たれる。そして、前記半導体基体の表面が前記第１
絶縁膜で覆われた状態のままで、前記工程（ｆ）におい
て前記ソース電極と前記ドレイン電極が形成される。
【００３５】このため、前記ゲート電極を形成する工程
の前後において前記リセスの表面が汚染される恐れがな
いと共に、前記ゲート電極を形成する際に十分な形状制
御性が得られる。その結果、当該半導体装置の動作特性
のバラツキを抑制することができるだけでなく、その製
造歩留まりも向上させることができる。
の前後において前記リセスの表面が汚染される恐れがな
いと共に、前記ゲート電極を形成する際に十分な形状制
御性が得られる。その結果、当該半導体装置の動作特性
のバラツキを抑制することができるだけでなく、その製
造歩留まりも向上させることができる。
【００３６】なお、前記工程（ｄ）の終了時に前記ゲー
ト電極の庇部の下に存在する前記第２絶縁膜は、次の前
記工程（ｅ）でエッチングにより除去されるので、前記
ゲート電極の庇部下の寄生容量を抑制することができ
る。
ト電極の庇部の下に存在する前記第２絶縁膜は、次の前
記工程（ｅ）でエッチングにより除去されるので、前記
ゲート電極の庇部下の寄生容量を抑制することができ
る。
【００３７】前記第１絶縁膜と前記第２絶縁膜として
は、上述した条件を満たすものであれば、任意の絶縁性
の膜が使用できる。
は、上述した条件を満たすものであれば、任意の絶縁性
の膜が使用できる。
【００３８】（３） 本発明の第１の半導体装置の製造
方法の好ましい例では、前記第１絶縁膜が緻密なシリコ
ン系の酸化膜とされ、前記第２絶縁膜が前記第１絶縁膜
よりも低密度のシリコン系の酸化膜とされる。
方法の好ましい例では、前記第１絶縁膜が緻密なシリコ
ン系の酸化膜とされ、前記第２絶縁膜が前記第１絶縁膜
よりも低密度のシリコン系の酸化膜とされる。
【００３９】前記第１絶縁膜として使用される緻密なシ
リコン系の酸化膜は、例えばＣＶＤ法により形成される
のが好ましい。また、前記第２絶縁膜として使用される
低密度のシリコン系の酸化膜は、無機ＳＯＧ（Spin-On-
Glass）膜とするのが好ましい。
リコン系の酸化膜は、例えばＣＶＤ法により形成される
のが好ましい。また、前記第２絶縁膜として使用される
低密度のシリコン系の酸化膜は、無機ＳＯＧ（Spin-On-
Glass）膜とするのが好ましい。
【００４０】「無機ＳＯＧ膜」とは、一般に、スピンコ
ート法等でガラス基板上に塗布された後、所定条件で焼
成することにより絶縁膜となるものであって、無機材料
から作られるものを意味する。「無機ＳＯＧ膜」は、Ｃ
ＶＤ法により形成される緻密なＳｉＯ2膜に比べると、
密度が小さく粗い構造を持つ。
ート法等でガラス基板上に塗布された後、所定条件で焼
成することにより絶縁膜となるものであって、無機材料
から作られるものを意味する。「無機ＳＯＧ膜」は、Ｃ
ＶＤ法により形成される緻密なＳｉＯ2膜に比べると、
密度が小さく粗い構造を持つ。
【００４１】例えばシリケートを主成分とするＨＳＱ
（ハイドロジェン・シルセス・キオキサン）膜が好適に
使用できる。シリケートを主成分とする「無機ＳＯＧ
膜」は、ＳｉＯ2膜と似た性質を有しており、ＳｉＯ2膜
に代えて使用されることが多い。
（ハイドロジェン・シルセス・キオキサン）膜が好適に
使用できる。シリケートを主成分とする「無機ＳＯＧ
膜」は、ＳｉＯ2膜と似た性質を有しており、ＳｉＯ2膜
に代えて使用されることが多い。
【００４２】「無機ＳＯＧ膜」には、その分子量、粘
度、最終的な膜の性質を使用目的に応じて調整したもの
が多く存在するが、本発明にとっては、エッチング・レ
ートに関して上述した条件を満足するものであれば、任
意のものを使用できる。
度、最終的な膜の性質を使用目的に応じて調整したもの
が多く存在するが、本発明にとっては、エッチング・レ
ートに関して上述した条件を満足するものであれば、任
意のものを使用できる。
【００４３】（４） 本発明の第２の半導体装置の製造
方法は、半導体基体の表面に形成されたリセスと、その
リセスの表面に一端を接触させて形成されたＴ型ゲート
電極とを備えてなる半導体装置の製造方法において、
（ａ） 前記半導体基体の表面に前記リセスを覆うよう
に第１絶縁膜を形成する工程と、（ｂ） 前記第１絶縁
膜を貫通して前記リセスの表面まで達する第１開口部を
形成する工程と、（ｃ） 前記第１絶縁膜の上に、一部
が前記第１開口部の中に入り込むように第２絶縁膜を形
成する工程と、（ｄ） 前記第２絶縁膜をドライ・エッ
チング法により選択的にエッチバックして前記第１絶縁
膜を露出させることにより、前記第１開口部の中に前記
第２絶縁膜よりなる一対のゲート側壁を形成すると共
に、その一対のゲート側壁の内側にゲート電極用の第２
開口部を形成する工程と、（ｅ） 前記第１絶縁膜の上
に導電膜を形成してその導電膜をパターン化することに
より、前記第２開口部を介して下端が前記リセスの表面
に接触する断面略Ｔ型のゲート電極を形成する工程と、
（ｆ） 前記工程（ｅ）の後に、前記半導体基体の表面
上に残存する前記第１絶縁膜をウェット・エッチング法
により選択的に除去して前記一対のゲート側壁と前記半
導体基体の表面を露出させる工程と、（ｇ） 前記工程
（ｆ）の後に、前記半導体基体の表面に接触するソース
電極およびドレイン電極を、前記リセスに関して互いに
反対側に形成する工程とを備え、前記工程（ｄ）のドラ
イ・エッチング法で使用されるエッチャントに対して
は、前記第１絶縁膜と前記第２絶縁膜とはほぼ同じエッ
チング・レートでエッチングされ、前記工程（ｆ）のウ
ェット・エッチング法で使用されるエッチャントに対し
ては、前記第２絶縁膜よりも第１絶縁膜の方が十分大き
いエッチング・レートでエッチングされることを特徴と
するものである。
方法は、半導体基体の表面に形成されたリセスと、その
リセスの表面に一端を接触させて形成されたＴ型ゲート
電極とを備えてなる半導体装置の製造方法において、
（ａ） 前記半導体基体の表面に前記リセスを覆うよう
に第１絶縁膜を形成する工程と、（ｂ） 前記第１絶縁
膜を貫通して前記リセスの表面まで達する第１開口部を
形成する工程と、（ｃ） 前記第１絶縁膜の上に、一部
が前記第１開口部の中に入り込むように第２絶縁膜を形
成する工程と、（ｄ） 前記第２絶縁膜をドライ・エッ
チング法により選択的にエッチバックして前記第１絶縁
膜を露出させることにより、前記第１開口部の中に前記
第２絶縁膜よりなる一対のゲート側壁を形成すると共
に、その一対のゲート側壁の内側にゲート電極用の第２
開口部を形成する工程と、（ｅ） 前記第１絶縁膜の上
に導電膜を形成してその導電膜をパターン化することに
より、前記第２開口部を介して下端が前記リセスの表面
に接触する断面略Ｔ型のゲート電極を形成する工程と、
（ｆ） 前記工程（ｅ）の後に、前記半導体基体の表面
上に残存する前記第１絶縁膜をウェット・エッチング法
により選択的に除去して前記一対のゲート側壁と前記半
導体基体の表面を露出させる工程と、（ｇ） 前記工程
（ｆ）の後に、前記半導体基体の表面に接触するソース
電極およびドレイン電極を、前記リセスに関して互いに
反対側に形成する工程とを備え、前記工程（ｄ）のドラ
イ・エッチング法で使用されるエッチャントに対して
は、前記第１絶縁膜と前記第２絶縁膜とはほぼ同じエッ
チング・レートでエッチングされ、前記工程（ｆ）のウ
ェット・エッチング法で使用されるエッチャントに対し
ては、前記第２絶縁膜よりも第１絶縁膜の方が十分大き
いエッチング・レートでエッチングされることを特徴と
するものである。
【００４４】（５） 本発明の第２の半導体装置の製造
方法では、前記工程（ｄ）においてドライ・エッチング
法で前記第１絶縁膜および前記第２絶縁膜を選択的にエ
ッチバックする際には、前記第１絶縁膜と前記第２絶縁
膜がほぼ同じエッチング・レートを有しているので、こ
れら両絶縁膜はほぼ同等にエッチングされる。その結
果、前記工程（ｄ）において、前記第１開口部の中に前
記第２絶縁膜よりなる前記一対のゲート側壁が形成され
ると共に、その一対のゲート側壁の内側にゲート電極用
の前記第２開口部が形成される。前記第２開口部は、前
記リセスの表面まで達するだけでなく、その上部以外の
箇所がほぼ同じサイズとなり、図８と図９に示した従来
方法のような部分的に開口部のサイズが異なる、といっ
た問題が生じない。
方法では、前記工程（ｄ）においてドライ・エッチング
法で前記第１絶縁膜および前記第２絶縁膜を選択的にエ
ッチバックする際には、前記第１絶縁膜と前記第２絶縁
膜がほぼ同じエッチング・レートを有しているので、こ
れら両絶縁膜はほぼ同等にエッチングされる。その結
果、前記工程（ｄ）において、前記第１開口部の中に前
記第２絶縁膜よりなる前記一対のゲート側壁が形成され
ると共に、その一対のゲート側壁の内側にゲート電極用
の前記第２開口部が形成される。前記第２開口部は、前
記リセスの表面まで達するだけでなく、その上部以外の
箇所がほぼ同じサイズとなり、図８と図９に示した従来
方法のような部分的に開口部のサイズが異なる、といっ
た問題が生じない。
【００４５】他方、前記工程（ｆ）においてウェット・
エッチング法で前記第１絶縁膜のみを選択的に除去する
際には、前記一対のゲート側壁を形成する前記第２絶縁
膜よりも、前記第１絶縁膜の方が十分大きいエッチング
・レートを有しているので、前記第２絶縁膜（つまり前
記ゲート側壁）をほとんどエッチングすることなしに前
記第１絶縁膜を選択的にエッチングして除去することが
可能となる。
エッチング法で前記第１絶縁膜のみを選択的に除去する
際には、前記一対のゲート側壁を形成する前記第２絶縁
膜よりも、前記第１絶縁膜の方が十分大きいエッチング
・レートを有しているので、前記第２絶縁膜（つまり前
記ゲート側壁）をほとんどエッチングすることなしに前
記第１絶縁膜を選択的にエッチングして除去することが
可能となる。
【００４６】さらに、前記工程（ｆ）において前記第２
絶縁膜をウェット・エッチングにより除去した時には、
前記半導体基体の表面が露出するが、前記リセスの表面
は、大部分が前記ゲート電極と前記一対のゲート側壁と
で覆われているので、支障が生じないようにできる。そ
して、その状態のままで、前記工程（ｇ）において前記
ソース電極と前記ドレイン電極が形成される。
絶縁膜をウェット・エッチングにより除去した時には、
前記半導体基体の表面が露出するが、前記リセスの表面
は、大部分が前記ゲート電極と前記一対のゲート側壁と
で覆われているので、支障が生じないようにできる。そ
して、その状態のままで、前記工程（ｇ）において前記
ソース電極と前記ドレイン電極が形成される。
【００４７】このため、前記ゲート電極を形成する工程
の前後において前記リセスの表面が汚染される恐れがな
いと共に、前記ゲート電極を形成する際に十分な形状制
御性が得られる。その結果、当該半導体装置の動作特性
のバラツキを抑制することができるだけでなく、その製
造歩留まりも向上させることができる。
の前後において前記リセスの表面が汚染される恐れがな
いと共に、前記ゲート電極を形成する際に十分な形状制
御性が得られる。その結果、当該半導体装置の動作特性
のバラツキを抑制することができるだけでなく、その製
造歩留まりも向上させることができる。
【００４８】なお、前記工程（ｄ）の終了時に前記ゲー
ト電極の庇部の下に存在する前記第１絶縁膜は、次の前
記工程（ｆ）でエッチングにより除去されるので、前記
ゲート電極の庇部下の寄生容量を抑制することができ
る。
ト電極の庇部の下に存在する前記第１絶縁膜は、次の前
記工程（ｆ）でエッチングにより除去されるので、前記
ゲート電極の庇部下の寄生容量を抑制することができ
る。
【００４９】前記第１絶縁膜と前記第２絶縁膜として
は、上述した条件を満たすものであれば、任意の絶縁性
の膜が使用できる。
は、上述した条件を満たすものであれば、任意の絶縁性
の膜が使用できる。
【００５０】（６） 本発明の第２の半導体装置の製造
方法の好ましい例では、前記第２絶縁膜が緻密なシリコ
ン系の酸化膜とされ、前記第１絶縁膜が前記第２絶縁膜
よりも低密度のシリコン系の酸化膜とされる。
方法の好ましい例では、前記第２絶縁膜が緻密なシリコ
ン系の酸化膜とされ、前記第１絶縁膜が前記第２絶縁膜
よりも低密度のシリコン系の酸化膜とされる。
【００５１】前記第２絶縁膜として使用される緻密なシ
リコン系の酸化膜は、例えばＣＶＤ法により形成される
のが好ましい。また、前記第１絶縁膜として使用される
低密度のシリコン系の酸化膜は、無機ＳＯＧ膜とするの
がより好ましい。
リコン系の酸化膜は、例えばＣＶＤ法により形成される
のが好ましい。また、前記第１絶縁膜として使用される
低密度のシリコン系の酸化膜は、無機ＳＯＧ膜とするの
がより好ましい。
【００５２】（７） 本発明の第３半導体装置の製造方
法は、半導体基体の表面に形成されたリセスと、そのリ
セスの表面に一端を接触させて形成されたＴ型ゲート電
極とを備えてなる半導体装置の製造方法において、
（ａ） 前記半導体基体の表面に前記リセスを覆うよう
に第１絶縁膜を形成する工程と、（ｂ） 前記第１絶縁
膜の上に第２絶縁膜を形成する工程と、（ｃ） 前記第
１絶縁膜および前記第２絶縁膜を貫通して前記リセスの
表面まで達する第１開口部を形成する工程と、（ｄ）
前記第２絶縁膜の上に、一部が前記第１開口部の中に入
り込むように第３絶縁膜を形成する工程と、（ｅ） 前
記第３絶縁膜をドライ・エッチング法により選択的にエ
ッチバックして前記第２絶縁膜を露出させることによ
り、前記第１開口部の中に前記第３絶縁膜よりなる一対
のゲート側壁を形成すると共に、その一対のゲート側壁
の内側にゲート電極用の第２開口部を形成する工程と、
（ｆ） 前記第２絶縁膜の上に導電膜を形成してその導
電膜をパターン化することにより、前記第２開口部を介
して下端が前記リセスの表面に接触する断面略Ｔ型のゲ
ート電極を形成する工程と、（ｇ） 前記工程（ｆ）の
後に、前記第１絶縁膜の上に残存する前記第２絶縁膜を
ウェット・エッチング法により選択的に除去して前記第
１絶縁膜と前記一対のゲート側壁を露出させる工程と、
（ｈ） 前記工程（ｇ）の後に、前記半導体基体の表面
に残存する前記第１絶縁膜を貫通して前記半導体基体の
表面に接触するソース電極およびドレイン電極を、前記
リセスに関して互いに反対側に形成する工程とを備え、
前記工程（ｅ）のドライ・エッチング法で使用されるエ
ッチャントに対しては、前記第２絶縁膜と前記第３絶縁
膜とはほぼ同じエッチング・レートでエッチングされ、
前記工程（ｇ）のウェット・エッチング法で使用される
エッチャントに対しては、前記第３絶縁膜よりも第２絶
縁膜の方が十分大きいエッチング・レートでエッチング
されることを特徴とするものである。
法は、半導体基体の表面に形成されたリセスと、そのリ
セスの表面に一端を接触させて形成されたＴ型ゲート電
極とを備えてなる半導体装置の製造方法において、
（ａ） 前記半導体基体の表面に前記リセスを覆うよう
に第１絶縁膜を形成する工程と、（ｂ） 前記第１絶縁
膜の上に第２絶縁膜を形成する工程と、（ｃ） 前記第
１絶縁膜および前記第２絶縁膜を貫通して前記リセスの
表面まで達する第１開口部を形成する工程と、（ｄ）
前記第２絶縁膜の上に、一部が前記第１開口部の中に入
り込むように第３絶縁膜を形成する工程と、（ｅ） 前
記第３絶縁膜をドライ・エッチング法により選択的にエ
ッチバックして前記第２絶縁膜を露出させることによ
り、前記第１開口部の中に前記第３絶縁膜よりなる一対
のゲート側壁を形成すると共に、その一対のゲート側壁
の内側にゲート電極用の第２開口部を形成する工程と、
（ｆ） 前記第２絶縁膜の上に導電膜を形成してその導
電膜をパターン化することにより、前記第２開口部を介
して下端が前記リセスの表面に接触する断面略Ｔ型のゲ
ート電極を形成する工程と、（ｇ） 前記工程（ｆ）の
後に、前記第１絶縁膜の上に残存する前記第２絶縁膜を
ウェット・エッチング法により選択的に除去して前記第
１絶縁膜と前記一対のゲート側壁を露出させる工程と、
（ｈ） 前記工程（ｇ）の後に、前記半導体基体の表面
に残存する前記第１絶縁膜を貫通して前記半導体基体の
表面に接触するソース電極およびドレイン電極を、前記
リセスに関して互いに反対側に形成する工程とを備え、
前記工程（ｅ）のドライ・エッチング法で使用されるエ
ッチャントに対しては、前記第２絶縁膜と前記第３絶縁
膜とはほぼ同じエッチング・レートでエッチングされ、
前記工程（ｇ）のウェット・エッチング法で使用される
エッチャントに対しては、前記第３絶縁膜よりも第２絶
縁膜の方が十分大きいエッチング・レートでエッチング
されることを特徴とするものである。
【００５３】（８） 本発明の第３の半導体装置の製造
方法は、上述した本発明の第１の半導体装置の製造方法
と第２の半導体装置の製造方法を組み合わせたものに相
当するから、本発明の第１および第２の半導体装置の製
造方法で述べたのと同じ理由により、それらと同じ効果
が得られる。
方法は、上述した本発明の第１の半導体装置の製造方法
と第２の半導体装置の製造方法を組み合わせたものに相
当するから、本発明の第１および第２の半導体装置の製
造方法で述べたのと同じ理由により、それらと同じ効果
が得られる。
【００５４】前記第２絶縁膜と前記第３絶縁膜として
は、上述した条件を満たすものであれば、任意の絶縁性
の膜が使用できる。
は、上述した条件を満たすものであれば、任意の絶縁性
の膜が使用できる。
【００５５】（９） 本発明の第３の半導体装置の製造
方法の好ましい例では、前記第３絶縁膜が緻密なシリコ
ン系の酸化膜とされ、前記第２絶縁膜が前記第３絶縁膜
よりも低密度のシリコン系の酸化膜とされる。前記第３
絶縁膜として使用される緻密なシリコン系の酸化膜は、
例えばＣＶＤ法により形成されるのが好ましい。また、
前記第２絶縁膜として使用される低密度のシリコン系の
酸化膜は、無機ＳＯＧ膜とするのがより好ましい。
方法の好ましい例では、前記第３絶縁膜が緻密なシリコ
ン系の酸化膜とされ、前記第２絶縁膜が前記第３絶縁膜
よりも低密度のシリコン系の酸化膜とされる。前記第３
絶縁膜として使用される緻密なシリコン系の酸化膜は、
例えばＣＶＤ法により形成されるのが好ましい。また、
前記第２絶縁膜として使用される低密度のシリコン系の
酸化膜は、無機ＳＯＧ膜とするのがより好ましい。
【００５６】また、前記第１絶縁膜は、前記第３絶縁膜
と同種の膜とされるのが好ましい。
と同種の膜とされるのが好ましい。
【００５７】（１０） ところで、特開平１１−２１４
４０４号公報（特願平１０−８６１７号）には、リセス
内に形成されたゲート長の小さいＴ型ゲートを有する半
導体装置において、ゲート電極の支柱部を絶縁膜で補強
すると共にリセス表面を保護し、ゲート電極形成工程の
歩留まり改善と結晶表面の汚染をなくして特性のバラツ
キを低減する「半導体装置の製造方法」が開示されてい
る。この方法では、第１絶縁膜としてＳｉ3Ｎ4膜を使用
すると共に、第２絶縁膜としてＳｉＯ2膜またはＢＣＢ
等の低誘電率の有機絶縁膜を使用し、両者のエッチング
・レートの差を利用して選択的にリセス内のゲート電極
の支柱部（ゲート側壁）をリセス表面に残すようにして
いる。
４０４号公報（特願平１０−８６１７号）には、リセス
内に形成されたゲート長の小さいＴ型ゲートを有する半
導体装置において、ゲート電極の支柱部を絶縁膜で補強
すると共にリセス表面を保護し、ゲート電極形成工程の
歩留まり改善と結晶表面の汚染をなくして特性のバラツ
キを低減する「半導体装置の製造方法」が開示されてい
る。この方法では、第１絶縁膜としてＳｉ3Ｎ4膜を使用
すると共に、第２絶縁膜としてＳｉＯ2膜またはＢＣＢ
等の低誘電率の有機絶縁膜を使用し、両者のエッチング
・レートの差を利用して選択的にリセス内のゲート電極
の支柱部（ゲート側壁）をリセス表面に残すようにして
いる。
【００５８】しかし、本発明者の試験によれば、この方
法では、実際のドライ・エッチング工程では所望の同等
のエッチング・レートが得られず、また実際のウェット
・エッチング工程でも所望の高いエッチング選択性が得
られないことが判明した。
法では、実際のドライ・エッチング工程では所望の同等
のエッチング・レートが得られず、また実際のウェット
・エッチング工程でも所望の高いエッチング選択性が得
られないことが判明した。
【００５９】さらに、特開平１０−４１０２号公報に
は、ゲート長０．０５μｍ程度のＴ型ゲート電極を均一
かつ再現性良く形成する「半導体装置の製造方法」が開
示されている。この方法では、ゲート開孔のマスクとし
て化学気相成長法で形成した、異なる２成分で構成され
る絶縁膜（例えば、ＰＳＧ膜）を使用する。その２成分
（例えば、燐酸（Ｐ2Ｏ5）と二酸化珪素（ＳｉＯ2））
は、等方性エッチングでのエッチング速度の異なるもの
を選択し、エッチング速度の大きい成分（例えば、燐
酸）の組成を表面側で多くし、半導体基板方向に従って
その組成比が徐々に少なくなるように制御する。その結
果、上記絶縁膜の等方性エッチング工程では、表面側で
サイド・エッチング量が大きく、半導体基板に向かうに
つれてサイド・エッチング量が少なくなるので、上記絶
縁膜の開口の断面がテーパー状になる。こうして、ゲー
ト長０．０５μｍ程度のＴ型ゲート電極（これは、上記
絶縁膜の等方性エッチング工程で用いるマスクの開口よ
りも小さい）を実現する。
は、ゲート長０．０５μｍ程度のＴ型ゲート電極を均一
かつ再現性良く形成する「半導体装置の製造方法」が開
示されている。この方法では、ゲート開孔のマスクとし
て化学気相成長法で形成した、異なる２成分で構成され
る絶縁膜（例えば、ＰＳＧ膜）を使用する。その２成分
（例えば、燐酸（Ｐ2Ｏ5）と二酸化珪素（ＳｉＯ2））
は、等方性エッチングでのエッチング速度の異なるもの
を選択し、エッチング速度の大きい成分（例えば、燐
酸）の組成を表面側で多くし、半導体基板方向に従って
その組成比が徐々に少なくなるように制御する。その結
果、上記絶縁膜の等方性エッチング工程では、表面側で
サイド・エッチング量が大きく、半導体基板に向かうに
つれてサイド・エッチング量が少なくなるので、上記絶
縁膜の開口の断面がテーパー状になる。こうして、ゲー
ト長０．０５μｍ程度のＴ型ゲート電極（これは、上記
絶縁膜の等方性エッチング工程で用いるマスクの開口よ
りも小さい）を実現する。
【００６０】しかし、この方法は、上記絶縁膜の開口の
断面がテーパー状にするために、等方性エッチング（つ
まりウェット・エッチング）でのエッチング速度の異な
る２成分を含む絶縁膜（例えばＰＳＧ膜）を使用してい
るだけであり、本発明とは明らかに異なる。
断面がテーパー状にするために、等方性エッチング（つ
まりウェット・エッチング）でのエッチング速度の異な
る２成分を含む絶縁膜（例えばＰＳＧ膜）を使用してい
るだけであり、本発明とは明らかに異なる。
【００６１】
【発明の実施の形態】以下、本発明の好適な実施の形態
を添付図面を参照しながら具体的に説明する。
を添付図面を参照しながら具体的に説明する。
【００６２】（第１実施形態）図１と図２は、本発明の
第１実施形態の半導体装置（すなわちＦＥＴ）の製造方
法を示す。
第１実施形態の半導体装置（すなわちＦＥＴ）の製造方
法を示す。
【００６３】まず、公知の方法により、ＧａＡｓ等の単
結晶半導体基板１の上にＧａＡｓ等の活性層２をエピタ
キシャル成長させてから、その単結晶半導体からなる活
性層２の表面を選択的にエッチングし、図１（ａ）に示
すように、ゲート電極８の形成されるべき箇所に所定深
さのリセス５を形成する。このリセス５は、後工程で形
成するゲート電極８の全幅にわたって延在するように形
成する。なお、この例では、半導体基板１と活性層２が
「半導体基体」を構成する。
結晶半導体基板１の上にＧａＡｓ等の活性層２をエピタ
キシャル成長させてから、その単結晶半導体からなる活
性層２の表面を選択的にエッチングし、図１（ａ）に示
すように、ゲート電極８の形成されるべき箇所に所定深
さのリセス５を形成する。このリセス５は、後工程で形
成するゲート電極８の全幅にわたって延在するように形
成する。なお、この例では、半導体基板１と活性層２が
「半導体基体」を構成する。
【００６４】次に、リセス５が形成された活性層２の上
に、プラズマＣＶＤ（Chemical Vapor Deposition）法
により、所定厚さのＳｉＯ2膜３をリセス５を覆うよう
に形成する。ＳｉＯ2膜３の厚さは、ゲート寄生容量に
影響せず且つ活性層２の保護膜として機能する程度（５
０ｎｍ〜１００ｎｍ程度）に設定すればよいが、ここで
は１００ｎｍとする。
に、プラズマＣＶＤ（Chemical Vapor Deposition）法
により、所定厚さのＳｉＯ2膜３をリセス５を覆うよう
に形成する。ＳｉＯ2膜３の厚さは、ゲート寄生容量に
影響せず且つ活性層２の保護膜として機能する程度（５
０ｎｍ〜１００ｎｍ程度）に設定すればよいが、ここで
は１００ｎｍとする。
【００６５】続いて、ＳｉＯ2膜３の上に所定厚さのＨ
ＳＱ（ハイドロジェン・シルセス・キオキサン）膜４を
形成する。ＨＳＱ膜４の厚さは、形成すべきゲート電極
８の高さに応じて、例えば３００〜６００ｎｍ程度に設
定すればよいが、ここでは４００ｎｍとする。ＨＳＱ膜
４は、ＳｉＯ2膜３の上にスピン・コート法で膜状に塗
布した後、所定条件下で焼成して得られるものを使用す
る。ＨＳＱ膜４の構造式は、−（ＳｉＯxＨy）n−で表
される（ただし、ｘ、ｙ、ｎはいずれも正の定数）。こ
の時の状態は図１（ａ）のようになる。
ＳＱ（ハイドロジェン・シルセス・キオキサン）膜４を
形成する。ＨＳＱ膜４の厚さは、形成すべきゲート電極
８の高さに応じて、例えば３００〜６００ｎｍ程度に設
定すればよいが、ここでは４００ｎｍとする。ＨＳＱ膜
４は、ＳｉＯ2膜３の上にスピン・コート法で膜状に塗
布した後、所定条件下で焼成して得られるものを使用す
る。ＨＳＱ膜４の構造式は、−（ＳｉＯxＨy）n−で表
される（ただし、ｘ、ｙ、ｎはいずれも正の定数）。こ
の時の状態は図１（ａ）のようになる。
【００６６】さらに、ＨＳＱ膜４の上に所定パターンを
持つフォトレジスト膜６を形成し、そのフォトレジスト
膜６をマスクとしてＨＳＱ膜４とＳｉＯ2膜３をドライ
・エッチングして、活性層２のリセス５の表面まで達す
るゲート電極用の開口部７を形成する。この異方性エッ
チング工程は、ＣＦ4とＨ2の混合体をエッチングガスと
して使用するＲＩＥ法で実行する。発明者の試験による
と、この場合のＨＳＱ膜４とＳｉＯ2膜３のエッチング
・レートはほぼ同じであった、つまり、両者はほぼ等速
でエッチングされることが確認された。
持つフォトレジスト膜６を形成し、そのフォトレジスト
膜６をマスクとしてＨＳＱ膜４とＳｉＯ2膜３をドライ
・エッチングして、活性層２のリセス５の表面まで達す
るゲート電極用の開口部７を形成する。この異方性エッ
チング工程は、ＣＦ4とＨ2の混合体をエッチングガスと
して使用するＲＩＥ法で実行する。発明者の試験による
と、この場合のＨＳＱ膜４とＳｉＯ2膜３のエッチング
・レートはほぼ同じであった、つまり、両者はほぼ等速
でエッチングされることが確認された。
【００６７】従って、図１（ｂ）に示すように、断面形
状が一様で段差のない（ストレート状の）開口部７がＨ
ＳＱ膜４とＳｉＯ2膜３を貫通して形成される。図１
（ｂ）の状態では、開口部７を介して活性層２のリセス
５の表面が露出している。
状が一様で段差のない（ストレート状の）開口部７がＨ
ＳＱ膜４とＳｉＯ2膜３を貫通して形成される。図１
（ｂ）の状態では、開口部７を介して活性層２のリセス
５の表面が露出している。
【００６８】フォトレジスト膜６を除去した後、例えば
スパッタ法により、ＨＳＱ膜４の上にＷＳｉ／Ｔｉ／Ｐ
ｔ／Ａｕの四つの金属膜をこの順に積層形成する。そし
て、その上にパターン化したフォトレジスト膜（図示せ
ず）を形成してから、例えばイオン・ミリング法により
ＷＳｉ／Ｔｉ／Ｐｔ／Ａｕからなる四層構造の金属膜を
パターン化する。こうして、図１（ｃ）に示すようなＴ
型ゲート電極８を形成する。
スパッタ法により、ＨＳＱ膜４の上にＷＳｉ／Ｔｉ／Ｐ
ｔ／Ａｕの四つの金属膜をこの順に積層形成する。そし
て、その上にパターン化したフォトレジスト膜（図示せ
ず）を形成してから、例えばイオン・ミリング法により
ＷＳｉ／Ｔｉ／Ｐｔ／Ａｕからなる四層構造の金属膜を
パターン化する。こうして、図１（ｃ）に示すようなＴ
型ゲート電極８を形成する。
【００６９】図１（ｃ）より明らかなように、ゲート電
極８の下端は、開口部７を介して活性層２のリセス５の
表面に接触している。ゲート電極８の上端にある庇部
は、ＨＳＱ膜４の上に載っている。
極８の下端は、開口部７を介して活性層２のリセス５の
表面に接触している。ゲート電極８の上端にある庇部
は、ＨＳＱ膜４の上に載っている。
【００７０】その後、例えばバッファード弗酸（ＨＦ：
ＮＨ4Ｆ＝１：６〜１：３０）を用いたウェット・エッ
チング法により、ＨＳＱ膜４を選択的に除去する。これ
は、ゲート電極８の庇部の下方にあるＨＳＱ膜４を除去
してゲート寄生容量を抑制し、もって当該半導体装置
（すなわちＦＥＴ）の特性劣化を防止するためである。
ＮＨ4Ｆ＝１：６〜１：３０）を用いたウェット・エッ
チング法により、ＨＳＱ膜４を選択的に除去する。これ
は、ゲート電極８の庇部の下方にあるＨＳＱ膜４を除去
してゲート寄生容量を抑制し、もって当該半導体装置
（すなわちＦＥＴ）の特性劣化を防止するためである。
【００７１】発明者の試験によれば、このウェット・エ
ッチング工程では、ＨＳＱ膜４のエッチング・レートは
８００オングストローム／ｓｅｃ以上であるのに対し、
ＳｉＯ2膜３のエッチング・レートは１０オングストロ
ーム／ｓｅｃ程度であり、ＨＳＱ膜４とＳｉＯ2膜３の
間には十分な選択性が得られることが判明した。その結
果、このエッチング工程ではＳｉＯ2膜３はほとんどエ
ッチングされず、ＨＳＱ膜４のみが選択的に等方性エッ
チングされる。つまり、ＳｉＯ2膜３の厚さは、このエ
ッチング工程においてほとんど減少せず、当初の厚さが
ほぼそのまま保持される。この時の状態は、図２（ａ）
に示すようになる。
ッチング工程では、ＨＳＱ膜４のエッチング・レートは
８００オングストローム／ｓｅｃ以上であるのに対し、
ＳｉＯ2膜３のエッチング・レートは１０オングストロ
ーム／ｓｅｃ程度であり、ＨＳＱ膜４とＳｉＯ2膜３の
間には十分な選択性が得られることが判明した。その結
果、このエッチング工程ではＳｉＯ2膜３はほとんどエ
ッチングされず、ＨＳＱ膜４のみが選択的に等方性エッ
チングされる。つまり、ＳｉＯ2膜３の厚さは、このエ
ッチング工程においてほとんど減少せず、当初の厚さが
ほぼそのまま保持される。この時の状態は、図２（ａ）
に示すようになる。
【００７２】活性層２の上に残存するＳｉＯ2膜３は、
活性層２の表面の保護膜として機能する。
活性層２の表面の保護膜として機能する。
【００７３】さらに、任意のエッチング法により、活性
層２の上に残存したＳｉＯ2膜３の一部に、ソース電極
９とドレイン電極１０用の開口を形成して活性層２の表
面を露出させる。そして、それら開口内にソース電極９
とドレイン電極１０をそれぞれ形成する。この時の状態
は図２（ｂ）に示すようになる。
層２の上に残存したＳｉＯ2膜３の一部に、ソース電極
９とドレイン電極１０用の開口を形成して活性層２の表
面を露出させる。そして、それら開口内にソース電極９
とドレイン電極１０をそれぞれ形成する。この時の状態
は図２（ｂ）に示すようになる。
【００７４】ソース電極９とドレイン電極１０の形成法
は、リフトオフ法を用いて、例えば次のようにする。す
なわち、まず、ソース電極９とドレイン電極１０用の開
口部に窓を有する適当なマスク（図示せず）をＳｉＯ2
膜３の上に形成する。このマスクは、ゲート電極８を覆
っていることは言うまでもない。次に、前記マスクの上
に蒸着法で、所定厚さのＡｕＧｅＮｉ合金膜（図示せ
ず）を形成する。その後、そのＡｕＧｅＮｉ合金膜と共
に前記マスクを除去すると、図２（ｂ）に示すようにソ
ース電極９とドレイン電極１０が形成される。
は、リフトオフ法を用いて、例えば次のようにする。す
なわち、まず、ソース電極９とドレイン電極１０用の開
口部に窓を有する適当なマスク（図示せず）をＳｉＯ2
膜３の上に形成する。このマスクは、ゲート電極８を覆
っていることは言うまでもない。次に、前記マスクの上
に蒸着法で、所定厚さのＡｕＧｅＮｉ合金膜（図示せ
ず）を形成する。その後、そのＡｕＧｅＮｉ合金膜と共
に前記マスクを除去すると、図２（ｂ）に示すようにソ
ース電極９とドレイン電極１０が形成される。
【００７５】図２（ｂ）より明らかなように、ソース電
極９とドレイン電極１０の下端は、ＳｉＯ2膜３を貫通
して活性層２の表面に接触しており、それらの上端はＳ
ｉＯ2膜３より上方に突出している。ソース電極９とド
レイン電極１０は、リセス５に関して互いに反対側に配
置されている。
極９とドレイン電極１０の下端は、ＳｉＯ2膜３を貫通
して活性層２の表面に接触しており、それらの上端はＳ
ｉＯ2膜３より上方に突出している。ソース電極９とド
レイン電極１０は、リセス５に関して互いに反対側に配
置されている。
【００７６】最後に、公知の方法で、Ｔ型ゲート電極８
とソース電極９とドレイン電極１０を覆うように、Ｓｉ
Ｏ2膜３上に必要な絶縁膜と配線用の導電膜（いずれも
図示せず）を形成すると、Ｔ型ゲート電極８とリセス５
を備えた半導体装置（ＦＥＴ）が完成する。
とソース電極９とドレイン電極１０を覆うように、Ｓｉ
Ｏ2膜３上に必要な絶縁膜と配線用の導電膜（いずれも
図示せず）を形成すると、Ｔ型ゲート電極８とリセス５
を備えた半導体装置（ＦＥＴ）が完成する。
【００７７】以上説明したように、本発明の第１実施形
態の半導体装置の製造方法では、半導体基板１上の活性
層２の上に、リセス５を覆うようにＳｉＯ2膜３とＨＳ
Ｑ膜４とを順に形成してから、上述したドライ・エッチ
ング法でＳｉＯ2膜３とＨＳＱ膜４とを同一工程でエッ
チングしている。このドライ・エッチング法では、Ｓｉ
Ｏ2膜３とＨＳＱ膜４とがほぼ同じエッチング・レート
を持つように設定してあるので、これら両絶縁膜３と４
はほぼ同等に異方性エッチングされる。その結果、図１
（ｂ）に示すように、これら両絶縁膜３と４を貫通して
リセス５の表面まで達するゲート電極用の開口部７が形
成されるだけでなく、その開口部７の上端から下端まで
がほぼ同じサイズ（開口部７の断面形状がストレート
状）となり、図８と図９に示した従来方法のような部分
的に開口部７のサイズが異なる（変動する）、といった
問題が生じない。
態の半導体装置の製造方法では、半導体基板１上の活性
層２の上に、リセス５を覆うようにＳｉＯ2膜３とＨＳ
Ｑ膜４とを順に形成してから、上述したドライ・エッチ
ング法でＳｉＯ2膜３とＨＳＱ膜４とを同一工程でエッ
チングしている。このドライ・エッチング法では、Ｓｉ
Ｏ2膜３とＨＳＱ膜４とがほぼ同じエッチング・レート
を持つように設定してあるので、これら両絶縁膜３と４
はほぼ同等に異方性エッチングされる。その結果、図１
（ｂ）に示すように、これら両絶縁膜３と４を貫通して
リセス５の表面まで達するゲート電極用の開口部７が形
成されるだけでなく、その開口部７の上端から下端まで
がほぼ同じサイズ（開口部７の断面形状がストレート
状）となり、図８と図９に示した従来方法のような部分
的に開口部７のサイズが異なる（変動する）、といった
問題が生じない。
【００７８】他方、ＨＳＱ膜４を除去するための上記ウ
ェット・エッチング法では、ＨＳＱ膜４の方がＳｉＯ2
膜３よりも十分大きいエッチング・レートを有するよう
に設定してあるので、図２（ａ）に示すように、上位に
あるＨＳＱ膜４のみを選択的に等方性エッチングして下
位にあるＳｉＯ2膜３を露出させることが可能となる。
また、この工程でＳｉＯ2膜３はほとんどエッチングさ
れないので、その厚さもほとんど減少せず、形成当初の
厚さがほぼそのまま維持される。
ェット・エッチング法では、ＨＳＱ膜４の方がＳｉＯ2
膜３よりも十分大きいエッチング・レートを有するよう
に設定してあるので、図２（ａ）に示すように、上位に
あるＨＳＱ膜４のみを選択的に等方性エッチングして下
位にあるＳｉＯ2膜３を露出させることが可能となる。
また、この工程でＳｉＯ2膜３はほとんどエッチングさ
れないので、その厚さもほとんど減少せず、形成当初の
厚さがほぼそのまま維持される。
【００７９】さらに、前記ゲート電極８を形成する工程
でＨＳＱ膜４を除去した時には、リセス５を含む活性層
２の表面は、ＳｉＯ2膜３で覆われた状態に保たれる。
そして、その状態のままでソース電極９とドレイン電極
１０が形成される。
でＨＳＱ膜４を除去した時には、リセス５を含む活性層
２の表面は、ＳｉＯ2膜３で覆われた状態に保たれる。
そして、その状態のままでソース電極９とドレイン電極
１０が形成される。
【００８０】このため、Ｔ型ゲート電極８を形成する工
程の前後においてリセス５の表面が汚染される恐れがな
いと共に、ゲート電極８の形成工程において十分な形状
制御性が得られる。その結果、製造される半導体装置
（ＦＥＴ）の動作特性のバラツキを抑制することができ
るだけでなく、その製造歩留まりも向上させることがで
きる。
程の前後においてリセス５の表面が汚染される恐れがな
いと共に、ゲート電極８の形成工程において十分な形状
制御性が得られる。その結果、製造される半導体装置
（ＦＥＴ）の動作特性のバラツキを抑制することができ
るだけでなく、その製造歩留まりも向上させることがで
きる。
【００８１】なお、ゲート電極８の形成時にゲート電極
８の庇部の下に存在するＨＳＱ膜４は、次のウェット・
エッチング工程ですべて除去されるので、ゲート電極８
の庇部下の寄生容量を抑制することができる。
８の庇部の下に存在するＨＳＱ膜４は、次のウェット・
エッチング工程ですべて除去されるので、ゲート電極８
の庇部下の寄生容量を抑制することができる。
【００８２】（第２実施形態）図３と図４は、本発明の
第２実施形態の半導体装置の製造方法を示す。
第２実施形態の半導体装置の製造方法を示す。
【００８３】まず、公知の方法により、ＧａＡｓ等の単
結晶半導体基板２１の上にＧａＡｓ等の活性層２２をエ
ピタキシャル成長させてから、その単結晶半導体からな
る活性層２２の表面を選択的にエッチングし、リセス２
４を形成する。このリセス２４は、後工程で形成するゲ
ート電極２９の全幅にわたって延在するように形成す
る。なお、この例では、半導体基板２１と活性層２２が
「半導体基体」を構成する。
結晶半導体基板２１の上にＧａＡｓ等の活性層２２をエ
ピタキシャル成長させてから、その単結晶半導体からな
る活性層２２の表面を選択的にエッチングし、リセス２
４を形成する。このリセス２４は、後工程で形成するゲ
ート電極２９の全幅にわたって延在するように形成す
る。なお、この例では、半導体基板２１と活性層２２が
「半導体基体」を構成する。
【００８４】次に、活性層２２の上に、第１実施形態で
使用したのと同じＨＳＱ膜２３を第１実施形態で述べた
のと同じ方法で形成する。ＨＳＱ膜２３の厚さは５００
ｎｍとする。
使用したのと同じＨＳＱ膜２３を第１実施形態で述べた
のと同じ方法で形成する。ＨＳＱ膜２３の厚さは５００
ｎｍとする。
【００８５】その後、公知のドライ・エッチング法によ
りＨＳＱ膜２３を選択的にエッチングして、任意の寸法
の開口部２５を形成する。この開口部２５は、ＨＳＱ膜
２３を貫通しており、開口部２５を介して活性層２２の
リセス２４の表面が露出している。開口部２５のサイズ
は、後述するゲート電極２９とゲート側壁２８のサイズ
を考慮して決定する。この時の状態は図３（ａ）のよう
になる。
りＨＳＱ膜２３を選択的にエッチングして、任意の寸法
の開口部２５を形成する。この開口部２５は、ＨＳＱ膜
２３を貫通しており、開口部２５を介して活性層２２の
リセス２４の表面が露出している。開口部２５のサイズ
は、後述するゲート電極２９とゲート側壁２８のサイズ
を考慮して決定する。この時の状態は図３（ａ）のよう
になる。
【００８６】続いて、プラズマＣＶＤ法により、ＨＳＱ
膜２３の上に厚さ４００ｎｍのＳｉＯ2膜２６を形成す
る。すると、図３（ｂ）に示すように、ＳｉＯ2膜２６
の一部は開口部２５内に入り込み、リセス２４の表面に
接触する。開口部２５内に入り込んだＳｉＯ2膜２６
は、開口部２５を埋め込むように形成される。
膜２３の上に厚さ４００ｎｍのＳｉＯ2膜２６を形成す
る。すると、図３（ｂ）に示すように、ＳｉＯ2膜２６
の一部は開口部２５内に入り込み、リセス２４の表面に
接触する。開口部２５内に入り込んだＳｉＯ2膜２６
は、開口部２５を埋め込むように形成される。
【００８７】次に、第１実施形態で使用したのと同じ異
方性ドライ・エッチング法により、ＳｉＯ2膜２６をエ
ッチバックすると、ＳｉＯ2膜２６のＨＳＱ膜２３の上
にある部分と開口部２５の中央部にある部分とが選択的
に除去され、ＨＳＱ膜２３が露出せしめられる。その結
果、図３（ｃ）に示すように、ＳｉＯ2膜２６の一部が
開口部２５の対向する内側面に沿って残存する。こうし
て開口部２５内に残存したＳｉＯ2膜２６は、一対のゲ
ート側壁２８となる。また、一対の側壁２８の間に形成
される空間が、ゲート電極用の開口部２７となる。
方性ドライ・エッチング法により、ＳｉＯ2膜２６をエ
ッチバックすると、ＳｉＯ2膜２６のＨＳＱ膜２３の上
にある部分と開口部２５の中央部にある部分とが選択的
に除去され、ＨＳＱ膜２３が露出せしめられる。その結
果、図３（ｃ）に示すように、ＳｉＯ2膜２６の一部が
開口部２５の対向する内側面に沿って残存する。こうし
て開口部２５内に残存したＳｉＯ2膜２６は、一対のゲ
ート側壁２８となる。また、一対の側壁２８の間に形成
される空間が、ゲート電極用の開口部２７となる。
【００８８】図３（ｃ）の状態では、ゲート電極用の開
口部２７を介して活性層２２のリセス２４の表面が露出
している。また、このドライ・エッチング工程では、Ｈ
ＳＱ膜２３とＳｉＯ2膜２６のエッチング・レートはほ
ぼ同じである、つまり、両者はほぼ等速でエッチングさ
れる。よって、ＨＳＱ膜２３のエッチングが始まった段
階でＳｉＯ2膜２６のエッチング処理を停止させる。こ
うすることにより、図３（ｃ）に示すように、好適な一
対のゲート側壁２８とゲート電極用の開口部２７が得ら
れる。
口部２７を介して活性層２２のリセス２４の表面が露出
している。また、このドライ・エッチング工程では、Ｈ
ＳＱ膜２３とＳｉＯ2膜２６のエッチング・レートはほ
ぼ同じである、つまり、両者はほぼ等速でエッチングさ
れる。よって、ＨＳＱ膜２３のエッチングが始まった段
階でＳｉＯ2膜２６のエッチング処理を停止させる。こ
うすることにより、図３（ｃ）に示すように、好適な一
対のゲート側壁２８とゲート電極用の開口部２７が得ら
れる。
【００８９】その後、第１実施形態と同様にして、ＷＳ
ｉ／Ｔｉ／Ｐｔ／Ａｕの四層構造の金属膜をパターン化
することにより、図４（ａ）に示すようなＴ型ゲート電
極２９を形成する。ゲート電極２９の下端は、開口部２
７を介して、活性層２２のリセス２４の表面に接触して
いる。ゲート電極２９の上端にある庇部は、ＨＳＱ膜２
３の上に載っている。開口部２７の内部では、ゲート電
極２９の両側に、ＳｉＯ2膜２６により形成された一対
のゲート側壁２８が配置されている。ゲート側壁２８
は、ゲート電極２９の支持（補強）体として機能する。
ｉ／Ｔｉ／Ｐｔ／Ａｕの四層構造の金属膜をパターン化
することにより、図４（ａ）に示すようなＴ型ゲート電
極２９を形成する。ゲート電極２９の下端は、開口部２
７を介して、活性層２２のリセス２４の表面に接触して
いる。ゲート電極２９の上端にある庇部は、ＨＳＱ膜２
３の上に載っている。開口部２７の内部では、ゲート電
極２９の両側に、ＳｉＯ2膜２６により形成された一対
のゲート側壁２８が配置されている。ゲート側壁２８
は、ゲート電極２９の支持（補強）体として機能する。
【００９０】その後、ゲート寄生容量を抑制するため、
第１実施形態で使用したのと同じバッファード弗酸を用
いたウェット・エッチング法により、ＨＳＱ膜２３を選
択的に除去する。このエッチング工程では、ＨＳＱ膜２
３とＳｉＯ2よりなるゲート側壁２８の間には十分な選
択性が得られるため、ゲート側壁２８はほとんどエッチ
ングされず、ＨＳＱ膜２３のみが選択的に等方性エッチ
ングされることができる。つまり、ゲート側壁２８の厚
さは、このエッチング工程においてほとんど減少せず、
当初の厚さがほぼそのまま保持される。この時の状態
は、図４（ｂ）に示す通りであり、活性層２２の表面が
露出している。
第１実施形態で使用したのと同じバッファード弗酸を用
いたウェット・エッチング法により、ＨＳＱ膜２３を選
択的に除去する。このエッチング工程では、ＨＳＱ膜２
３とＳｉＯ2よりなるゲート側壁２８の間には十分な選
択性が得られるため、ゲート側壁２８はほとんどエッチ
ングされず、ＨＳＱ膜２３のみが選択的に等方性エッチ
ングされることができる。つまり、ゲート側壁２８の厚
さは、このエッチング工程においてほとんど減少せず、
当初の厚さがほぼそのまま保持される。この時の状態
は、図４（ｂ）に示す通りであり、活性層２２の表面が
露出している。
【００９１】さらに、第１実施形態で使用したのと同じ
方法により、露出した活性層２２の上の所定箇所にソー
ス電極３０とドレイン電極３１を形成する。ソース電極
３０とドレイン電極３１は、いずれも、下端が活性層２
２の表面に接触している。ソース電極３０とドレイン電
極３１は、リセス２４に関して互いに反対側に配置され
ている。
方法により、露出した活性層２２の上の所定箇所にソー
ス電極３０とドレイン電極３１を形成する。ソース電極
３０とドレイン電極３１は、いずれも、下端が活性層２
２の表面に接触している。ソース電極３０とドレイン電
極３１は、リセス２４に関して互いに反対側に配置され
ている。
【００９２】最後に、公知の方法で、Ｔ型ゲート電極２
９とソース電極３０とドレイン電極３１を覆うように、
必要な絶縁膜と配線用の導電膜（いずれも図示せず）を
形成すると、Ｔ型ゲート電極２９とリセス２４とゲート
電極補強用の一対のゲート側壁２８とを備えた半導体装
置（ＦＥＴ）が完成する。
９とソース電極３０とドレイン電極３１を覆うように、
必要な絶縁膜と配線用の導電膜（いずれも図示せず）を
形成すると、Ｔ型ゲート電極２９とリセス２４とゲート
電極補強用の一対のゲート側壁２８とを備えた半導体装
置（ＦＥＴ）が完成する。
【００９３】以上説明したように、本発明の第２実施形
態の半導体装置の製造方法では、半導体基板２１上の活
性層２２の上に、リセス２４を覆うようにＨＳＱ膜４を
形成し、そのＨＳＱ膜４に開口部２５を形成してから、
ゲート側壁２８を形成するためのＳｉＯ2膜２６を形成
している。そして、上述したドライ・エッチング法でＳ
ｉＯ2膜２６をエッチバックしている。このドライ・エ
ッチング法では、ＳｉＯ2膜２６とＨＳＱ膜２３とがほ
ぼ同じエッチング・レートを持つように設定してあるの
で、これら両絶縁膜２６と２３はほぼ同等にエッチング
される。その結果、開口部２５内にＳｉＯ2膜２６の一
部が残存して一対のゲート側壁２８が形成されると同時
に、それらゲート側壁２８の内側にリセス５の表面まで
達するゲート開口部２７が形成される。また、残存する
ＨＳＱ膜２３の上に不所望のＳｉＯ2膜２６が残存する
恐れもない。
態の半導体装置の製造方法では、半導体基板２１上の活
性層２２の上に、リセス２４を覆うようにＨＳＱ膜４を
形成し、そのＨＳＱ膜４に開口部２５を形成してから、
ゲート側壁２８を形成するためのＳｉＯ2膜２６を形成
している。そして、上述したドライ・エッチング法でＳ
ｉＯ2膜２６をエッチバックしている。このドライ・エ
ッチング法では、ＳｉＯ2膜２６とＨＳＱ膜２３とがほ
ぼ同じエッチング・レートを持つように設定してあるの
で、これら両絶縁膜２６と２３はほぼ同等にエッチング
される。その結果、開口部２５内にＳｉＯ2膜２６の一
部が残存して一対のゲート側壁２８が形成されると同時
に、それらゲート側壁２８の内側にリセス５の表面まで
達するゲート開口部２７が形成される。また、残存する
ＨＳＱ膜２３の上に不所望のＳｉＯ2膜２６が残存する
恐れもない。
【００９４】他方、ＨＳＱ膜２３を除去するための上記
ウェット・エッチング法では、ＨＳＱ膜２３の方がＳｉ
Ｏ2よりなるゲート側壁２８よりも十分大きいエッチン
グ・レートを有するように設定してあるので、ゲート側
壁２８をほとんどエッチングすることなしにＨＳＱ膜２
３のみを選択的に除去することが可能となる。また、こ
の工程でゲート側壁２８はほとんどエッチングされない
ので、その厚さもほとんど減少せず、形成当初の厚さが
ほぼそのまま維持される。
ウェット・エッチング法では、ＨＳＱ膜２３の方がＳｉ
Ｏ2よりなるゲート側壁２８よりも十分大きいエッチン
グ・レートを有するように設定してあるので、ゲート側
壁２８をほとんどエッチングすることなしにＨＳＱ膜２
３のみを選択的に除去することが可能となる。また、こ
の工程でゲート側壁２８はほとんどエッチングされない
ので、その厚さもほとんど減少せず、形成当初の厚さが
ほぼそのまま維持される。
【００９５】さらに、ゲート電極２９を形成した後にＨ
ＳＱ膜２３をウェット・エッチングにより除去した時に
は、図４（ｂ）に示すように、活性層２２の表面が露出
するが、リセス２４の表面は、大部分がゲート電極２９
と一対のゲート側壁２８とで覆われているので、リセス
２４の表面の汚染に起因する問題はほとんど生じない。
そして、その状態のままで直ちにソース電極３０とドレ
イン電極３１が形成される。
ＳＱ膜２３をウェット・エッチングにより除去した時に
は、図４（ｂ）に示すように、活性層２２の表面が露出
するが、リセス２４の表面は、大部分がゲート電極２９
と一対のゲート側壁２８とで覆われているので、リセス
２４の表面の汚染に起因する問題はほとんど生じない。
そして、その状態のままで直ちにソース電極３０とドレ
イン電極３１が形成される。
【００９６】このため、Ｔ型ゲート電極２９を形成する
工程の前後においてリセス２４の表面が汚染される恐れ
がないと共に、ゲート電極２９の形成工程において十分
な形状制御性が得られる。その結果、当該半導体装置
（ＦＥＴ）の動作特性のバラツキを抑制することができ
るだけでなく、その製造歩留まりも向上させることがで
きる。
工程の前後においてリセス２４の表面が汚染される恐れ
がないと共に、ゲート電極２９の形成工程において十分
な形状制御性が得られる。その結果、当該半導体装置
（ＦＥＴ）の動作特性のバラツキを抑制することができ
るだけでなく、その製造歩留まりも向上させることがで
きる。
【００９７】なお、ゲート電極２９の形成時にその庇部
の下に残存するＨＳＱ膜２３は、次のウェット・エッチ
ング工程ですべて除去されるので、ゲート電極２９の庇
部下の寄生容量は十分抑制される。
の下に残存するＨＳＱ膜２３は、次のウェット・エッチ
ング工程ですべて除去されるので、ゲート電極２９の庇
部下の寄生容量は十分抑制される。
【００９８】（第３実施形態）図５と図６は、本発明の
第３実施形態の半導体装置の製造方法を示す。この方法
は、上述した第１および第２の実施形態の方法を組み合
わせたものに相当する。
第３実施形態の半導体装置の製造方法を示す。この方法
は、上述した第１および第２の実施形態の方法を組み合
わせたものに相当する。
【００９９】まず、公知の方法により、ＧａＡｓ等の単
結晶半導体基板４１の上にＧａＡｓ等の活性層４２をエ
ピタキシャル成長させてから、その単結晶半導体からな
る活性層４２の表面を選択的にエッチングし、リセス４
５を形成する。このリセス４５は、後工程で形成するゲ
ート電極５０の全幅にわたって延在するように形成す
る。なお、この例では、半導体基板４１と活性層４２が
「半導体基体」を構成する。
結晶半導体基板４１の上にＧａＡｓ等の活性層４２をエ
ピタキシャル成長させてから、その単結晶半導体からな
る活性層４２の表面を選択的にエッチングし、リセス４
５を形成する。このリセス４５は、後工程で形成するゲ
ート電極５０の全幅にわたって延在するように形成す
る。なお、この例では、半導体基板４１と活性層４２が
「半導体基体」を構成する。
【０１００】次に、活性層４２の上に、第１実施形態と
同じプラズマＣＶＤ法によってＳｉＯ2膜４３（厚さ１
００ｎｍ）を形成する。さらに、そのＳｉＯ2膜４３の
上に、第１実施形態と同じスピン・コート法＋焼成法で
ＨＳＱ膜４４（厚さ４００ｎｍ）を形成する。
同じプラズマＣＶＤ法によってＳｉＯ2膜４３（厚さ１
００ｎｍ）を形成する。さらに、そのＳｉＯ2膜４３の
上に、第１実施形態と同じスピン・コート法＋焼成法で
ＨＳＱ膜４４（厚さ４００ｎｍ）を形成する。
【０１０１】その後、ＨＳＱ膜４４の上に所定パターン
を持つフォトレジスト膜（図示せず）を形成し、そのフ
ォトレジスト膜をマスクとしてＨＳＱ膜４４とＳｉＯ2
膜４３をドライ・エッチングして、任意の寸法の開口部
４６を形成する。この開口部４６は、ＨＳＱ膜４４とＳ
ｉＯ2膜４３を貫通しており、開口部４６を介して活性
層４２のリセス４５の表面が露出している。開口部４６
のサイズは、後述するゲート電極５０とゲート側壁４９
のサイズを考慮して決定する。この時の状態は図５
（ａ）のようになる。
を持つフォトレジスト膜（図示せず）を形成し、そのフ
ォトレジスト膜をマスクとしてＨＳＱ膜４４とＳｉＯ2
膜４３をドライ・エッチングして、任意の寸法の開口部
４６を形成する。この開口部４６は、ＨＳＱ膜４４とＳ
ｉＯ2膜４３を貫通しており、開口部４６を介して活性
層４２のリセス４５の表面が露出している。開口部４６
のサイズは、後述するゲート電極５０とゲート側壁４９
のサイズを考慮して決定する。この時の状態は図５
（ａ）のようになる。
【０１０２】このドライ・エッチング工程では、ＨＳＱ
膜４４とＳｉＯ2膜４３のエッチング・レートはほぼ同
じであるから、図５（ａ）に示すように、断面形状が一
様で段差のない（ストレート状の）開口部４６が得られ
る。図５（ａ）の状態では、開口部４６を介して活性層
４２のリセス４５の表面が露出している。
膜４４とＳｉＯ2膜４３のエッチング・レートはほぼ同
じであるから、図５（ａ）に示すように、断面形状が一
様で段差のない（ストレート状の）開口部４６が得られ
る。図５（ａ）の状態では、開口部４６を介して活性層
４２のリセス４５の表面が露出している。
【０１０３】続いて、プラズマＣＶＤ法により、ＨＳＱ
膜４４の上にＳｉＯ2膜４７（厚さ４００ｎｍ）を形成
する。すると、図５（ｂ）に示すように、ＳｉＯ2膜４
７の一部は開口部４６内に入り込み、リセス４５の表面
に接触する。開口部４６内に入り込んだＳｉＯ2膜４７
は、開口部４６を埋め込むように形成される。
膜４４の上にＳｉＯ2膜４７（厚さ４００ｎｍ）を形成
する。すると、図５（ｂ）に示すように、ＳｉＯ2膜４
７の一部は開口部４６内に入り込み、リセス４５の表面
に接触する。開口部４６内に入り込んだＳｉＯ2膜４７
は、開口部４６を埋め込むように形成される。
【０１０４】次に、第１実施形態で使用したのと同じ異
方性ドライ・エッチング法により、ＳｉＯ2膜４７をエ
ッチバックすると、ＳｉＯ2膜４７のＨＳＱ膜４４の上
にある部分と開口部４６の中央部にある部分とが除去さ
れ、ＨＳＱ膜４４が露出せしめられる。その結果、図５
（ｃ）に示すように、ＳｉＯ2膜４７の一部が開口部４
６の対向する内側面に沿って残存する。こうして開口部
４６内に残存したＳｉＯ 2膜４７は、一対のゲート側壁
４９となる。また、一対のゲート側壁４９の間に形成さ
れる空間が、ゲート電極用の開口部４８となる。
方性ドライ・エッチング法により、ＳｉＯ2膜４７をエ
ッチバックすると、ＳｉＯ2膜４７のＨＳＱ膜４４の上
にある部分と開口部４６の中央部にある部分とが除去さ
れ、ＨＳＱ膜４４が露出せしめられる。その結果、図５
（ｃ）に示すように、ＳｉＯ2膜４７の一部が開口部４
６の対向する内側面に沿って残存する。こうして開口部
４６内に残存したＳｉＯ 2膜４７は、一対のゲート側壁
４９となる。また、一対のゲート側壁４９の間に形成さ
れる空間が、ゲート電極用の開口部４８となる。
【０１０５】図５（ｃ）の状態では、ゲート電極用の開
口部４８を介して活性層４２のリセス４５の表面が露出
している。また、このドライ・エッチング工程では、Ｈ
ＳＱ膜４４とＳｉＯ2膜４７のエッチング・レートはほ
ぼ同じである、つまり、両者はほぼ等速でエッチングさ
れる。よって、ＨＳＱ膜４４のエッチングが始まった段
階でＳｉＯ2膜４７のエッチング処理を停止させる。こ
うすることにより、図５（ｃ）に示すように、好適な一
対のゲート側壁４９とゲート電極用の開口部４８が得ら
れる。
口部４８を介して活性層４２のリセス４５の表面が露出
している。また、このドライ・エッチング工程では、Ｈ
ＳＱ膜４４とＳｉＯ2膜４７のエッチング・レートはほ
ぼ同じである、つまり、両者はほぼ等速でエッチングさ
れる。よって、ＨＳＱ膜４４のエッチングが始まった段
階でＳｉＯ2膜４７のエッチング処理を停止させる。こ
うすることにより、図５（ｃ）に示すように、好適な一
対のゲート側壁４９とゲート電極用の開口部４８が得ら
れる。
【０１０６】その後、第１実施形態と同様にして、ＷＳ
ｉ／Ｔｉ／Ｐｔ／Ａｕの四層構造の金属膜をパターン化
することにより、図６（ａ）に示すようなＴ型ゲート電
極５０を形成する。ゲート電極５０の下端は、開口部４
８を介して、活性層４２のリセス４５の表面に接触して
いる。ゲート電極５０の上端にある庇部は、ＨＳＱ膜４
４の上に載っている。開口部４８の内部では、ゲート電
極５０の両側に、ＳｉＯ2膜４７により形成された一対
のゲート側壁４９が配置されている。ゲート側壁４９
は、ゲート電極５０の支持（補強）体として機能する。
ｉ／Ｔｉ／Ｐｔ／Ａｕの四層構造の金属膜をパターン化
することにより、図６（ａ）に示すようなＴ型ゲート電
極５０を形成する。ゲート電極５０の下端は、開口部４
８を介して、活性層４２のリセス４５の表面に接触して
いる。ゲート電極５０の上端にある庇部は、ＨＳＱ膜４
４の上に載っている。開口部４８の内部では、ゲート電
極５０の両側に、ＳｉＯ2膜４７により形成された一対
のゲート側壁４９が配置されている。ゲート側壁４９
は、ゲート電極５０の支持（補強）体として機能する。
【０１０７】その後、ゲート寄生容量を抑制するため、
第１実施形態で使用したのと同じバッファード弗酸を用
いたウェット・エッチング法により、ＨＳＱ膜４４を選
択的に除去する。このエッチング工程では、ＨＳＱ膜４
４とＳｉＯ2よりなるゲート側壁４９の間には十分な選
択性が得られるため、ゲート側壁４９はほとんどエッチ
ングされず、ＨＳＱ膜４４のみが選択的に等方性エッチ
ングされることができる。つまり、ゲート側壁４９の厚
さは、このエッチング工程においてほとんど減少せず、
当初の厚さがほぼそのまま保持される。この時の状態
は、図６（ｂ）に示す通りであり、活性層４２の全表面
は、ゲート電極５０とゲート側壁４９とＳｉＯ2膜４３
によって覆われている。
第１実施形態で使用したのと同じバッファード弗酸を用
いたウェット・エッチング法により、ＨＳＱ膜４４を選
択的に除去する。このエッチング工程では、ＨＳＱ膜４
４とＳｉＯ2よりなるゲート側壁４９の間には十分な選
択性が得られるため、ゲート側壁４９はほとんどエッチ
ングされず、ＨＳＱ膜４４のみが選択的に等方性エッチ
ングされることができる。つまり、ゲート側壁４９の厚
さは、このエッチング工程においてほとんど減少せず、
当初の厚さがほぼそのまま保持される。この時の状態
は、図６（ｂ）に示す通りであり、活性層４２の全表面
は、ゲート電極５０とゲート側壁４９とＳｉＯ2膜４３
によって覆われている。
【０１０８】さらに、第１実施形態で使用したのと同じ
方法により、図６（ｃ）に示すように、ソース電極５１
とドレイン電極５２を形成する。ソース電極５１とドレ
イン電極５２の下端は、ＳｉＯ2膜４３を貫通して活性
層４２の表面に接触しており、それらの上端はＳｉＯ2
膜４３より上方に突出している。ソース電極５１とドレ
イン電極５２は、リセス４５に関して互いに反対側に配
置されている。
方法により、図６（ｃ）に示すように、ソース電極５１
とドレイン電極５２を形成する。ソース電極５１とドレ
イン電極５２の下端は、ＳｉＯ2膜４３を貫通して活性
層４２の表面に接触しており、それらの上端はＳｉＯ2
膜４３より上方に突出している。ソース電極５１とドレ
イン電極５２は、リセス４５に関して互いに反対側に配
置されている。
【０１０９】最後に、公知の方法で、Ｔ型ゲート電極５
０とソース電極５１とドレイン電極５２を覆うように、
必要な絶縁膜と配線用の導電膜（いずれも図示せず）を
形成すると、Ｔ型ゲート電極５０とリセス４５とゲート
電極補強用の一対のゲート側壁４９とを備えた半導体装
置（ＦＥＴ）が完成する。
０とソース電極５１とドレイン電極５２を覆うように、
必要な絶縁膜と配線用の導電膜（いずれも図示せず）を
形成すると、Ｔ型ゲート電極５０とリセス４５とゲート
電極補強用の一対のゲート側壁４９とを備えた半導体装
置（ＦＥＴ）が完成する。
【０１１０】以上説明したように、本発明の第３実施形
態の半導体装置の製造方法は、先に述べた本発明の第１
実施形態および第２実施形態の半導体装置の製造方法を
組み合わせたものに相当する。すなわち、第１実施形態
の製造方法においてゲート側壁４９を追加したものに相
当し、あるいは、第２実施形態の製造方法において保護
用のＳｉＯ2膜４３を追加したものに相当する。よっ
て、第１実施形態の半導体装置の製造方法で得られる効
果と第２実施形態の半導体装置の製造方法で得られる効
果の双方が得られる。
態の半導体装置の製造方法は、先に述べた本発明の第１
実施形態および第２実施形態の半導体装置の製造方法を
組み合わせたものに相当する。すなわち、第１実施形態
の製造方法においてゲート側壁４９を追加したものに相
当し、あるいは、第２実施形態の製造方法において保護
用のＳｉＯ2膜４３を追加したものに相当する。よっ
て、第１実施形態の半導体装置の製造方法で得られる効
果と第２実施形態の半導体装置の製造方法で得られる効
果の双方が得られる。
【０１１１】（変形例）上記の第１〜第３実施形態は、
本発明を具体化した例を示すものであるから、本発明は
これらの実施形態に限定されるものではない。本発明の
趣旨を外れることなく種々の変形が可能であることは言
うまでもない。
本発明を具体化した例を示すものであるから、本発明は
これらの実施形態に限定されるものではない。本発明の
趣旨を外れることなく種々の変形が可能であることは言
うまでもない。
【０１１２】例えば、上述した実施形態では、表面に活
性層をエピタキシャル成長させた半導体基板を「半導体
基体」として使用しているが、「半導体基体」の構成は
これに限定されない。表面に結晶性領域を有していると
共にその結晶性領域にリセスが形成された半導体基体で
あれば、他の任意の構成をとることが可能であることは
言うまでもない。
性層をエピタキシャル成長させた半導体基板を「半導体
基体」として使用しているが、「半導体基体」の構成は
これに限定されない。表面に結晶性領域を有していると
共にその結晶性領域にリセスが形成された半導体基体で
あれば、他の任意の構成をとることが可能であることは
言うまでもない。
【０１１３】
【発明の効果】以上説明した通り、本発明の半導体装置
の製造方法によれば、ゲート電極の庇部下の寄生容量を
抑制しながら、ゲート電極を形成する工程の前後でリセ
スの表面が汚染される恐れがなく、しかもゲート電極を
形成する際に十分な形状制御性が得られる。
の製造方法によれば、ゲート電極の庇部下の寄生容量を
抑制しながら、ゲート電極を形成する工程の前後でリセ
スの表面が汚染される恐れがなく、しかもゲート電極を
形成する際に十分な形状制御性が得られる。
【０１１４】また、ゲート電極の庇部下の寄生容量を抑
制しながら、半導体装置の動作特性のバラツキを抑制で
きると共にその製造歩留まりを向上させることができ
る。
制しながら、半導体装置の動作特性のバラツキを抑制で
きると共にその製造歩留まりを向上させることができ
る。
【図１】本発明の第１実施形態の半導体装置の製造方法
の各工程を示す要部断面図である。
の各工程を示す要部断面図である。
【図２】本発明の第１実施形態の半導体装置の製造方法
の各工程を示す要部断面図で、図１の続きである。
の各工程を示す要部断面図で、図１の続きである。
【図３】本発明の第２実施形態の半導体装置の製造方法
の各工程を示す要部断面図である。
の各工程を示す要部断面図である。
【図４】本発明の第２実施形態の半導体装置の製造方法
の各工程を示す要部断面図で、図３の続きである。
の各工程を示す要部断面図で、図３の続きである。
【図５】本発明の第３実施形態の半導体装置の製造方法
の各工程を示す要部断面図である。
の各工程を示す要部断面図である。
【図６】本発明の第３実施形態の半導体装置の製造方法
の各工程を示す要部断面図で、図５の続きである。
の各工程を示す要部断面図で、図５の続きである。
【図７】従来の半導体装置の製造方法の一例の各工程を
示す要部断面図である。
示す要部断面図である。
【図８】従来の半導体装置の製造方法の他の例の各工程
を示す要部断面図である。
を示す要部断面図である。
【図９】従来の半導体装置の製造方法の他の例の各工程
を示す要部断面図で、図８の続きである。
を示す要部断面図で、図８の続きである。
１ 半導体基板
２ 活性層
３ ＳｉＯ2膜
４ ＨＳＱ膜
５ リセス
６ フォトレジスト膜
７ ゲート電極用の開口部
８ ゲート電極
９ ソース電極
１０ ドレイン電極
２１ 半導体基板
２２ 活性層
２３ ＨＳＱ膜
２４ リセス
２５ 開口部
２６ ＳｉＯ2膜
２７ ゲート電極用の開口部
２８ ゲート側壁
２９ ゲート電極
３０ ソース電極
３１ ドレイン電極
４１ 半導体基板
４２ 活性層
４３ ＳｉＯ2膜
４４ ＨＳＱ膜
４５ リセス
４６ 開口部
４７ ＳｉＯ2膜
４８ ゲート電極用の開口部
４９ ゲート側壁
５０ ゲート電極
５１ ソース電極
５２ ドレイン電極
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 4M104 AA05 BB11 BB28 CC01 CC03
DD08 DD15 DD16 DD34 DD37
DD64 DD68 EE09 EE12 FF07
FF13 FF17 FF27 GG11 GG12
HH20
5F102 FA00 GB01 GC01 GD01 GJ05
GL05 GR04 GS02 GS04 GT03
GT05 GV07 HC01 HC11 HC15
HC16 HC18 HC19
Claims (13)
- 【請求項１】 半導体基体の表面に形成されたリセス
と、そのリセスの表面に一端を接触させて形成されたＴ
型ゲート電極とを備えてなる半導体装置の製造方法にお
いて、（ａ） 前記半導体基体の表面に前記リセスを覆
うように第１絶縁膜を形成する工程と、（ｂ） 前記第
１絶縁膜の上に第２縁膜を形成する工程と、（ｃ） 前
記第２絶縁膜および前記第１絶縁膜をドライ・エッチン
グ法により選択的に除去することにより、前記第２絶縁
膜および前記第１絶縁膜を貫通して前記リセスの表面ま
で達するゲート電極用の開口部を形成する工程と、
（ｄ） 前記第２絶縁膜の上に導電膜を形成してその導
電膜をパターン化することにより、前記開口部を介して
下端が前記リセスの表面に接触する断面略Ｔ型のゲート
電極を形成する工程と、（ｅ） 前記工程（ｄ）の後
に、前記第１絶縁膜の上に残存する前記第２絶縁膜をウ
ェット・エッチング法により選択的に除去して前記第１
絶縁膜を露出させる工程と、（ｆ） 前記工程（ｅ）の
後に、前記半導体基体の表面に残存する前記第１絶縁膜
を貫通して前記半導体基体の表面に接触するソース電極
およびドレイン電極を、前記リセスに関して互いに反対
側に形成する工程とを備え、前記工程（ｃ）のドライ・
エッチング法で使用されるエッチャントに対しては、前
記第１絶縁膜と前記第２絶縁膜はほぼ同じエッチング・
レートでエッチングされ、前記工程（ｅ）のウェット・
エッチング法で使用されるエッチャントに対しては、前
記第１絶縁膜よりも第２絶縁膜の方が十分大きいエッチ
ング・レートでエッチングされることを特徴とする半導
体装置の製造方法。 - 【請求項２】 前記第１絶縁膜が緻密なシリコン系の酸
化膜とされ、前記第２絶縁膜が前記第１絶縁膜よりも低
密度のシリコン系の酸化膜とされる請求項１に記載の半
導体装置の製造方法。 - 【請求項３】 前記第１絶縁膜が、ＣＶＤ法で形成され
るシリコン系の酸化膜とされ、前記第２絶縁膜が無機Ｓ
ＯＧ膜とされる請求項１に記載の半導体装置の製造方
法。 - 【請求項４】 前記第１絶縁膜が、ＣＶＤ法で形成され
るＳｉＯ2膜とされ、前記第２絶縁膜がＨＳＱ膜とされ
る請求項１に記載の半導体装置の製造方法。 - 【請求項５】 半導体基体の表面に形成されたリセス
と、そのリセスの表面に一端を接触させて形成されたＴ
型ゲート電極とを備えてなる半導体装置の製造方法にお
いて、（ａ） 前記半導体基体の表面に前記リセスを覆
うように第１絶縁膜を形成する工程と、（ｂ） 前記第
１絶縁膜を貫通して前記リセスの表面まで達する第１開
口部を形成する工程と、（ｃ） 前記第１絶縁膜の上
に、一部が前記第１開口部の中に入り込むように第２絶
縁膜を形成する工程と、（ｄ） 前記第２絶縁膜をドラ
イ・エッチング法により選択的にエッチバックして前記
第１絶縁膜を露出させることにより、前記第１開口部の
中に前記第２絶縁膜よりなる一対のゲート側壁を形成す
ると共に、その一対のゲート側壁の内側にゲート電極用
の第２開口部を形成する工程と、（ｅ） 前記第１絶縁
膜の上に導電膜を形成してその導電膜をパターン化する
ことにより、前記第２開口部を介して下端が前記リセス
の表面に接触する断面略Ｔ型のゲート電極を形成する工
程と、（ｆ） 前記工程（ｅ）の後に、前記半導体基体
の表面上に残存する前記第１絶縁膜をウェット・エッチ
ング法により選択的に除去して前記一対のゲート側壁と
前記半導体基体の表面を露出させる工程と、（ｇ） 前
記工程（ｆ）の後に、前記半導体基体の表面に接触する
ソース電極およびドレイン電極を、前記リセスに関して
互いに反対側に形成する工程とを備え、前記工程（ｄ）
のドライ・エッチング法で使用されるエッチャントに対
しては、前記第１絶縁膜と前記第２絶縁膜とはほぼ同じ
エッチング・レートでエッチングされ、前記工程（ｆ）
のウェット・エッチング法で使用されるエッチャントに
対しては、前記第２絶縁膜よりも第１絶縁膜の方が十分
大きいエッチング・レートでエッチングされることを特
徴とする半導体装置の製造方法。 - 【請求項６】 前記第１絶縁膜が緻密なシリコン系の酸
化膜とされ、前記第２絶縁膜が前記第１絶縁膜よりも低
密度のシリコン系の酸化膜とされる請求項５に記載の半
導体装置の製造方法。 - 【請求項７】 前記第１絶縁膜が、ＣＶＤ法で形成され
るシリコン系の酸化膜とされ、前記第２絶縁膜が無機Ｓ
ＯＧ膜とされる請求項５に記載の半導体装置の製造方
法。 - 【請求項８】 前記第１絶縁膜が、ＣＶＤ法で形成され
るＳｉＯ2膜とされ、前記第２絶縁膜がＨＳＱ膜とされ
る請求項５に記載の半導体装置の製造方法。 - 【請求項９】 半導体基体の表面に形成されたリセス
と、そのリセスの表面に一端を接触させて形成されたＴ
型ゲート電極とを備えてなる半導体装置の製造方法にお
いて、（ａ） 前記半導体基体の表面に前記リセスを覆
うように第１絶縁膜を形成する工程と、（ｂ） 前記第
１絶縁膜の上に第２絶縁膜を形成する工程と、（ｃ）
前記第１絶縁膜および前記第２絶縁膜を貫通して前記リ
セスの表面まで達する第１開口部を形成する工程と、
（ｄ） 前記第２絶縁膜の上に、一部が前記第１開口部
の中に入り込むように第３絶縁膜を形成する工程と、
（ｅ） 前記第３絶縁膜をドライ・エッチング法により
選択的にエッチバックして前記第２絶縁膜を露出させる
ことにより、前記第１開口部の中に前記第３絶縁膜より
なる一対のゲート側壁を形成すると共に、その一対のゲ
ート側壁の内側にゲート電極用の第２開口部を形成する
工程と、（ｆ） 前記第２絶縁膜の上に導電膜を形成し
てその導電膜をパターン化することにより、前記第２開
口部を介して下端が前記リセスの表面に接触する断面略
Ｔ型のゲート電極を形成する工程と、（ｇ） 前記工程
（ｆ）の後に、前記第１絶縁膜の上に残存する前記第２
絶縁膜をウェット・エッチング法により選択的に除去し
て前記第１絶縁膜と前記一対のゲート側壁を露出させる
工程と、（ｈ） 前記工程（ｇ）の後に、前記半導体基
体の表面に残存する前記第１絶縁膜を貫通して前記半導
体基体の表面に接触するソース電極およびドレイン電極
を、前記リセスに関して互いに反対側に形成する工程と
を備え、前記工程（ｅ）のドライ・エッチング法で使用
されるエッチャントに対しては、前記第２絶縁膜と前記
第３絶縁膜とはほぼ同じエッチング・レートでエッチン
グされ、前記工程（ｇ）のウェット・エッチング法で使
用されるエッチャントに対しては、前記第３絶縁膜より
も第２絶縁膜の方が十分大きいエッチング・レートでエ
ッチングされることを特徴とする半導体装置の製造方
法。 - 【請求項１０】 前記第３絶縁膜が緻密なシリコン系の
酸化膜とされ、前記第２絶縁膜が前記第３絶縁膜よりも
低密度のシリコン系の酸化膜とされる請求項９に記載の
半導体装置の製造方法。 - 【請求項１１】 前記第３絶縁膜が、ＣＶＤ法で形成さ
れるシリコン系の酸化膜とされ、前記第２絶縁膜が無機
ＳＯＧ膜とされる請求項９または１０に記載の半導体装
置の製造方法。 - 【請求項１２】 前記第３絶縁膜が、ＣＶＤ法で形成さ
れるＳｉＯ2膜とされ、前記第２絶縁膜がＨＳＱ膜とさ
れる請求項９に記載の半導体装置の製造方法。 - 【請求項１３】 前記第１絶縁膜が、前記第３絶縁膜と
同種の膜とされる請求項１０〜１２のいずれか１項に記
載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001387764A JP2003188189A (ja) | 2001-12-20 | 2001-12-20 | 半導体装置の製造方法 |
| US10/321,944 US20030119233A1 (en) | 2001-12-20 | 2002-12-17 | Method of fabricating semiconductor device with T-type gate electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001387764A JP2003188189A (ja) | 2001-12-20 | 2001-12-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003188189A true JP2003188189A (ja) | 2003-07-04 |
Family
ID=19188089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001387764A Pending JP2003188189A (ja) | 2001-12-20 | 2001-12-20 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20030119233A1 (ja) |
| JP (1) | JP2003188189A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011249824A (ja) * | 2011-07-15 | 2011-12-08 | Sharp Corp | 電界効果トランジスタ |
| JP2012191224A (ja) * | 2006-11-13 | 2012-10-04 | Cree Inc | トランジスタデバイスおよび高電子移動度トランジスタ（ｈｅｍｔ） |
| KR20140049990A (ko) * | 2011-06-03 | 2014-04-28 | 아코니어 에이비 | 반도체 디바이스의 제조를 위한 프로세스 및 반도체 디바이스의 제조를 위한 중간 생산물 |
| US9397173B2 (en) | 2003-09-09 | 2016-07-19 | Cree, Inc. | Wide bandgap transistor devices with field plates |
| US9679981B2 (en) | 2013-06-09 | 2017-06-13 | Cree, Inc. | Cascode structures for GaN HEMTs |
| US9755059B2 (en) | 2013-06-09 | 2017-09-05 | Cree, Inc. | Cascode structures with GaN cap layers |
| US9773877B2 (en) | 2004-05-13 | 2017-09-26 | Cree, Inc. | Wide bandgap field effect transistors with source connected field plates |
| US9847411B2 (en) | 2013-06-09 | 2017-12-19 | Cree, Inc. | Recessed field plate transistor structures |
| US11791385B2 (en) | 2005-03-11 | 2023-10-17 | Wolfspeed, Inc. | Wide bandgap transistors with gate-source field plates |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6780694B2 (en) * | 2003-01-08 | 2004-08-24 | International Business Machines Corporation | MOS transistor |
| US7115921B2 (en) * | 2004-08-31 | 2006-10-03 | International Business Machines Corporation | Nano-scaled gate structure with self-interconnect capabilities |
| JP4718145B2 (ja) * | 2004-08-31 | 2011-07-06 | 富士通株式会社 | 半導体装置及びゲート電極の製造方法 |
| JP4640047B2 (ja) * | 2005-08-30 | 2011-03-02 | 沖電気工業株式会社 | エッチング方法、金属膜構造体の製造方法およびエッチング構造体 |
| US7608497B1 (en) | 2006-09-08 | 2009-10-27 | Ivan Milosavljevic | Passivated tiered gate structure transistor and fabrication method |
| US7534672B1 (en) | 2006-09-08 | 2009-05-19 | Hrl Laboratories, Llc | Tiered gate device with source and drain extensions |
| US20150235856A1 (en) * | 2014-02-20 | 2015-08-20 | Raytheon Company | Semiconductor structures having t-shaped electrodes |
| CN110707150B (zh) * | 2019-11-13 | 2023-06-27 | 中国电子科技集团公司第十三研究所 | 一种双t型纳米栅及其制备方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3047832B2 (ja) * | 1996-10-03 | 2000-06-05 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5985364A (en) * | 1998-04-06 | 1999-11-16 | Advanced Micro Devices, Inc. | Method of exhaust control for spin-on films with reduced defects |
| KR100262940B1 (ko) * | 1998-05-29 | 2000-09-01 | 이계철 | 절연막 리프트 오프를 이용한 화합물 반도체 소자 제조 방법 |
| US6255202B1 (en) * | 2000-07-20 | 2001-07-03 | Advanced Micro Devices, Inc. | Damascene T-gate using a spacer flow |
| US6319802B1 (en) * | 2000-07-20 | 2001-11-20 | Advanced Micro Devices, Inc. | T-gate formation using modified damascene processing with two masks |
-
2001
- 2001-12-20 JP JP2001387764A patent/JP2003188189A/ja active Pending
-
2002
- 2002-12-17 US US10/321,944 patent/US20030119233A1/en not_active Abandoned
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9397173B2 (en) | 2003-09-09 | 2016-07-19 | Cree, Inc. | Wide bandgap transistor devices with field plates |
| US9773877B2 (en) | 2004-05-13 | 2017-09-26 | Cree, Inc. | Wide bandgap field effect transistors with source connected field plates |
| US11791385B2 (en) | 2005-03-11 | 2023-10-17 | Wolfspeed, Inc. | Wide bandgap transistors with gate-source field plates |
| JP2012191224A (ja) * | 2006-11-13 | 2012-10-04 | Cree Inc | トランジスタデバイスおよび高電子移動度トランジスタ（ｈｅｍｔ） |
| US8933486B2 (en) | 2006-11-13 | 2015-01-13 | Cree, Inc. | GaN based HEMTs with buried field plates |
| KR20140049990A (ko) * | 2011-06-03 | 2014-04-28 | 아코니어 에이비 | 반도체 디바이스의 제조를 위한 프로세스 및 반도체 디바이스의 제조를 위한 중간 생산물 |
| JP2014520391A (ja) * | 2011-06-03 | 2014-08-21 | アコネール アクティエボラーグ | 半導体装置を製造するプロセス及び半導体装置の製造用の中間生成物 |
| KR101974623B1 (ko) * | 2011-06-03 | 2019-05-02 | 아코니어 에이비 | 반도체 디바이스의 제조를 위한 프로세스 및 반도체 디바이스의 제조를 위한 중간 생산물 |
| JP2011249824A (ja) * | 2011-07-15 | 2011-12-08 | Sharp Corp | 電界効果トランジスタ |
| US9679981B2 (en) | 2013-06-09 | 2017-06-13 | Cree, Inc. | Cascode structures for GaN HEMTs |
| US9755059B2 (en) | 2013-06-09 | 2017-09-05 | Cree, Inc. | Cascode structures with GaN cap layers |
| US9847411B2 (en) | 2013-06-09 | 2017-12-19 | Cree, Inc. | Recessed field plate transistor structures |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030119233A1 (en) | 2003-06-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7902572B2 (en) | Field effect transistor and method for manufacturing the same | |
| JP2003188189A (ja) | 半導体装置の製造方法 | |
| JPH0661266A (ja) | 半導体装置とその製造方法 | |
| JPH05326563A (ja) | 半導体装置 | |
| JP2003100775A (ja) | 半導体装置およびその製造方法 | |
| US5960269A (en) | Method for manufacturing a field effect transistor using an auxiliary layer deposited at a very flat incident angle | |
| JP2001053083A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPH04250620A (ja) | 半導体素子における金属接点の自己整合方法及び自己整合性半導体 | |
| JP2555979B2 (ja) | 半導体装置の製造方法 | |
| JP2605647B2 (ja) | 半導体装置の製造方法 | |
| JPH11214404A (ja) | 半導体装置の製造方法 | |
| JP2888993B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP2833929B2 (ja) | 電界効果トランジスタ及びその製造方法 | |
| JPH0817850A (ja) | 電界効果型トランジスタのゲート電極及びその製造方法 | |
| JP3272529B2 (ja) | リセスゲートの形成方法 | |
| JP2001237428A (ja) | 半導体電子デバイスの構造及び製造方法 | |
| JP2803641B2 (ja) | 半導体装置の製造方法 | |
| JP3470023B2 (ja) | 電界効果型トランジスタの製造方法 | |
| JP2709055B2 (ja) | 半導体装置の製造方法 | |
| JP3183251B2 (ja) | 半導体装置の製造方法 | |
| JP2001093912A (ja) | 半導体装置及びその製造方法 | |
| JP2001217258A (ja) | 半導体装置及びその製造方法 | |
| JPH09172028A (ja) | 電界効果トランジスタの製造方法 | |
| JPH1098101A (ja) | 半導体装置の製造方法 | |
| JPH07235666A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041111 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050513 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050523 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050926 |