JP2803641B2

JP2803641B2 - 半導体装置の製造方法

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Publication number: JP2803641B2
Application number: JP16442796A
Authority: JP
Inventors: 浩水谷
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-06-25
Filing date: 1996-06-25
Publication date: 1998-09-24
Anticipated expiration: 2016-06-25
Also published as: JPH1012632A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロ波・ミリ
波帯に用いる半導体装置、特にリセス構造を有する電界
効果トランジスタの製造方法に関する。

【０００２】

【従来の技術】マイクロ波・ミリ波帯に用いられる電界
効果トランジスタ（ＦＥＴ）は、高周波特性向上の観点
から、ゲート長の短縮はもとより、ソース抵抗の低減お
よびゲート逆方向耐圧の向上が望まれる。ソース抵抗の
低減とゲート逆方向耐圧の向上を同時に満たす方法とし
て、リセス内の任意の位置にゲートを形成できるオフセ
ット構造の導入が有効である。

【０００３】一方、ゲート長の短縮に効果的なゲート形
成方法は、電子ビーム露光技術とリフトオフ法を用いた
技術が最も有望で、近年５０ｎｍのゲート長を有するＦ
ＥＴの試作例も報告されている。このような、リフトオ
フ法を用いたゲート形成法では、リセス表面が不純物に
汚染されることを避けるため、フォトレジストをマスク
として、自己整合的に（フォトレジストの一つの開口を
用いてリセス形成とゲート形成の両方を行うことをいう
ものとする。）ゲートを形成する方法が最も一般的であ
る。しかし、この方法は通常オフセットゲートの形成が
困難である。

【０００４】尚、本明細書において、光、特に紫外線に
感光するレジストを光学レジスト、電子線に感応するレ
ジストを電子線レジストと呼び、光学レジストと電子線
レジストを特に区別しない場合にフォトレジストと呼
ぶ。

【０００５】高周波特性の向上に有利なオフセットゲー
ト構造を導入するための、従来より用いられている最も
容易な方法は、図５に示すように、半導体基板上に絶縁
膜２を形成した後（ａ）、光学レジスト３をマスクとし
て絶縁膜を除去し（ｂ）、所定の深さにエッチングし
（ｃ）、絶縁膜を表面に形成し（ｄ）、電子線レジスト
６を塗布後ゲート電極形成用の開口をパターニングし
（ｅ）、絶縁膜をエッチング除去後（ｆ）、ゲート金属
７を堆積し（ｇ）、リフトオフにより（ｈ）ＦＥＴを形
成する方法である。しかし、この方法では、（ｂ）に示
すリセス形成用の光学レジスト３と（ｅ）に示すゲート
形成用の電子線レジスト６の２回のフォトレジストを要
していたため、工数の増大や、目ズレなど工程数増大に
起因する歩留りの低下に伴う製造コストの増大という問
題があった。

【０００６】そこで、リフトオフ法を用いて自己整合的
にリセスとゲートを形成する方法が特開平６−７７２５
５「半導体装置の製造方法」に開示されている。図６を
利用してその概要を説明する。オーミックコンタクト用
のキャップ層を有する化合物半導体ウェーハ１のオーミ
ック電極４に挟まれたキャップ層を選択的にエッチング
（図６（ｂ））した後、プラズマＣＶＤ法により絶縁膜
２を形成する。このとき形成された絶縁膜、たとえばＳ
ｉＮ膜は、キャップ層の段差に付いた側壁部分に含有さ
れる水素含有量は平坦部に比べて大きくなる。絶縁膜の
ウェット・エッチング速度はＳｉＮ膜中の水素濃度に比
例して大きくなるため、側壁部と平坦部でエッチング速
度が異なる。そこで、側壁部のみを選択的にエッチング
除去することが可能となる。この現象を利用して、側壁
部の膜厚に相当する絶縁膜の開口が形成される（図６
（ｃ，ｄ））。

【０００７】この絶縁膜２の開口幅が、ゲート長を決め
る。絶縁膜２の開口をマスクに、半導体結晶をエッチン
グし、リセスに対するゲートのオフセット量を決める。
その後、ゲート電極７をリフトオフ法によって形成する
（図６（ｅ））。この方法には以下の問題点がある。

【０００８】キャップ層の段差部は通常、完全な垂直
ではなく一定の傾斜を持っている場合が多い。

【０００９】絶縁膜に含まれる水素濃度の制御性が必
ずしも良くない。

【００１０】側壁部と平坦部の選択比の再現性が悪
い。

【００１１】絶縁膜厚さの制御性が悪い。

【００１２】オフセット量の任意性としきい値電圧Ｖ
ｔｈ制御とはトレードオフの関係にある。

【００１３】は、Ｈ₂ＳＯ₄／Ｈ₂Ｏ₂／Ｈ₂Ｏの硫酸系
溶液でＧａＡｓ結晶をエッチングするとき、結晶の面方
位が（００１）面のときだけ段差が垂直になるが、一般
的に（１００）面の面方位を持ったＧａＡｓ結晶を用い
ており、この場合、この溶液系では段差が垂直になるこ
とはなく、段差の傾斜角の余弦と絶縁膜２の厚さを加え
た長さが、ゲ一ト長に相当することになる。従って、ゲ
ート長を制御する上で、段差の深さ、すなわちエッチン
グ量のバラツキが、直接ゲート長のバラツキとなるとい
う問題点である。

【００１４】およびは、エッチング量のバラツキが
すなわちゲート長のバラツキになるという問題点であ
る。

【００１５】は、絶縁膜２の厚さのバラツキがすなわ
ちゲート長のバラツキになるという問題点である。

【００１６】は、絶縁膜２開口をマスクとした等方性
結晶エッチングによってオフセット量とＶｔｈ制御を同
時に行っているため、設計上の自由度が低く、たとえ
ば、Ｖｔｈを目標値にするためにエッチング時間を延長
すると、ソース抵抗が増大し、相互コンダクタンスｇｍ
が低下するという問題点である。

【００１７】従来の方法の中でも、特開平７−１６１７
３５「電界効果トランジスタの製造方法」で開示された
方法は、リフトオフ法で自己整合的にゲート形成する、
最も現実的な方法である。

【００１８】図７に示すように、化合物半導体基板１上
に、オーミック電極４形成（ａ）後、絶縁膜２を全面に
形成し（ｂ）、ゲートを除くリセス部分をマスクするよ
うに第一のフォトレジスト（光学レジスト３）をパター
ニングし（ｃ）、これをマスクにドライエッチングで絶
縁膜２を除去する（ｄ）。これにより、リセス寸法とゲ
−ト長が正確に転写される。ゲート部分が開口するよう
に第二のフォトレジスト（光学レジスト３）をパターニ
ングする（ｄ）。これをマスクに狭いリセスをウェット
エッチングで形成し（ｆ）、絶縁膜２をウェットエッチ
ングで除去する（ｇ）。広いリセスはこの後ウェットエ
ッチングすることで形成することができる。その後、ゲ
ート金属７を堆積し（ｈ）、フォトレジストをリフトオ
フして（ｉ）ＦＥＴを製造する。

【００１９】しかし、この方法も必ずしも十分に満足で
きるものではない。上記第二のフォトレジストをＰＭＭ
Ａなどの電子線レジストとすると、ＰＭＭＡはＧａＡｓ
との密着が悪く、広いリセス形成の際にエッチャントが
ＰＭＭＡ／ＧａＡｓ界面に浸透して、オーミック電極ま
で横方法のエッチングが進行する問題がある。さらに、
絶縁膜のエッチングをドライエッチングを用いると、ダ
メージが半導体結晶に導入される問題と、ＰＭＭＡが縮
退してゲート長が長くなる問題がある。そこで、絶縁膜
のエッチングをウェットエッチングで行うと、電気化学
的効果により、オーミック電極端の半導体結晶がエッチ
ングされて、ソース抵抗が増大する別の問題が生ずる。
また、自己整合的にゲートを形成するために、実質２回
のフォトレジスト工程を要するので、工程の簡略化の点
でも十分ではない。即ち、特開平７−１６１７３５には
微細ゲート形成のためのレジストとして電子線レジスト
を用い、リセスに対応する寸法の絶縁膜のサイドに光学
レジストを設けること、およびエッチング工程をすべて
ウェットエッチングで行うことについては具体的記載が
全くない。

【００２０】この他、リセスに対してオフセットをかけ
たゲ−ト形成方法として、特開平５−６９０３「半導体
装置の製造方法」が開示された方法も知られているが、
これはフォトレジストをマスクに絶縁膜を異方性ドライ
エッチングする方法を用いているため、電子ビーム露光
技術を用いた超微細ゲートの形成には不向きであると同
時に、半導体の結晶に与える物理的・化学的ダメージが
少なからずあり、高周波特性の向上を妨げていた。

【００２１】

【発明が解決しようとする課題】以上のように、従来の
技術ではゲート長の制御性に乏しく、工程数の増大と歩
留りの低下による製造コストの増大、ソース抵抗の増
大、そして物理的・化学的ダメージによる特性の劣化と
いう問題点があった。

【００２２】本発明は、これらの問題点を解決すべくな
されたものであり、リフトオフ法を用いて、フォトレジ
ストの一つの開口を用いてリセス形成とゲートの形成の
両方を行うことが可能で、なおかつリセスに対して任意
のゲート位置オフセットをかけることができ、ソース抵
抗の増大やダメージの導入のない半導体装置の製造方法
を提供することを目的とする。

【００２３】また、本発明はフォトリソグラフィ工程を
減らすことにより製造工程を短縮し、歩留まり良く半導
体装置の製造方法を提供することを目的とする。

【００２４】

【課題を解決するための手段】本発明は、リセス構造を
有する半導体装置の製造方法において、半導体基板表面
にリセスに対応する寸法の絶縁膜をウェットエッチング
により形成する工程と、半導体基板表面にオーミック電
極を形成する工程と、エッチングストップ膜を前記絶縁
膜のサイドに基板に密着して形成するエッチングストッ
プ膜形成工程と、ゲート電極形成部に開口を有する電子
線レジストパターンを形成する工程と、前記電子線レジ
ストパターンの開口からウェットエッチングにより絶縁
膜の少なくとも一部を除去し基板表面を露出させ、前記
電子線レジストパターンの開口からウェットエッチング
により前記半導体基板を所定の深さにエッチングする工
程を少なくとも１回繰り返すリセス形成工程と、前記電
子線レジストパターンの開口を通してゲート金属を蒸着
する工程と、を含む半導体装置の製造方法に関する。

【００２５】ここで１段のリセス構造の半導体装置を製
造するときは、前記リセス形成工程は、前記電子線レジ
ストパターンの開口からウェットエッチングにより絶縁
膜の全部を除去し基板表面を露出させ、前記電子線レジ
ストパターンの開口からウェットエッチングにより前記
半導体基板を所定の深さにエッチングする工程からな
る。

【００２６】また、２段のリセス構造の半導体装置を製
造するときは、前記リセス形成工程は、前記電子線レジ
ストパターンの開口からウェットエッチングにより絶縁
膜を前記電子線レジストの開口幅だけ除去し基板表面を
露出させ、前記電子線レジストパターンの開口からウェ
ットエッチングにより、前記半導体基板を所定の深さに
エッチングし、続いて前記電子線レジストパターンの開
口からウェットエッチングにより絶縁膜の残り全部を除
去し基板表面を露出させ、前記電子線レジストパターン
の開口からウェットエッチングにより、前記半導体基板
をさらに所定の深さにエッチングする工程からなる。

【００２７】本発明によれば、リセス幅は絶縁膜のサイ
ドエッチング量で決定される。ゲート電極位置の開口の
ためのフォトレジストとして電子線レジストを用いるの
で微細なゲートを形成することができる。通常電子線レ
ジストは基板との密着性が悪いのでこの欠点を補うため
に、絶縁膜のサイドに、半導体基板表面との密着性が良
く、エッチング液に対して全く侵されないか、または絶
縁膜よりエッチング速度が十分遅いエッチングストップ
膜を設ける。

【００２８】このエッチングストップ膜は、リセス形成
時のウェットエッチングに対するストッパの役割を果た
すので、リセス幅は先の絶縁膜の寸法より広がることが
ない。また、ウェットエッチングのときの電気化学的効
果、即ちオーミック金属端の半導体結晶がエッチングさ
れるのを防止する働きがある。

【００２９】このように、レジストの開口の位置によら
ずリセス幅を一意的に決めることができるので、リセス
幅とは無関係にゲート電極位置を設定できる。また、本
発明では、すべてウェットエッチングを用いるので、半
導体基板に対してダメージを与えることがない。

【００３０】エッチングストップ膜としては、そのエッ
チング速度が、絶縁膜のエッチング速度の１／１０程度
以下のものが使用可能であり、好ましくは１／３０以
下、更に好ましくは１／１００以下である。エッチング
ストップ膜は、非感光性の膜が特に好ましい。エッチン
グストップ膜形成工程を、基板表面全面に該非感光性膜
を塗布あるいは成膜等により形成し、異方性エッチング
により前記非感光性膜の平面部を除去して、この工程前
に形成された絶縁膜の少なくともサイド部分に基板に密
着して残すように行うのが特に好ましい。

【００３１】異方性エッチングとしては、ＲＩＥ（反応
性イオンエッチング）等が用いられる。

【００３２】非感光性の膜は、耐エッチング性および基
板との密着性が良いものであれば有機膜または無機膜の
いずれでも良く、有機膜としては、ポリイミド等のポリ
マー類が挙げられ、特にポリイミドが好ましく、無機膜
としては、Ａｌ₂Ｏ₃、ＳｉＮ、ＧａＮ、高温酸化物超伝
導体等の金属酸化膜および金属窒化膜等を挙げることが
できる。

【００３３】このように、エッチングストップ膜を、非
感光性膜を用いて異方性エッチングにより形成すると、
電子線レジストを用いた１回のみのフォトリソグラフィ
工程でゲート電極位置に開口を形成できるので、フォト
リソグラフィ工程数を減少することができ製造工程を簡
略化できる。

【００３４】また、本発明において、エッチングストッ
プ膜として、光学レジストも使用できる。この場合、エ
ッチングストップ膜形成工程は、基板表面全面にこの光
学レジストを塗布した後、露光・現像により、ゲート電
極位置に電極形状より大きな開口を有し、かつ該工程前
に形成された絶縁膜の少なくともサイド部分に（好まし
くはゲート電極位置開口部以外の基板表面を覆うように
して）基板に密着して光学レジスト膜を形成することに
より行う。

【００３５】

【発明の実施の形態】以下の説明中で、半導体基板とし
ては、ＧａＡｓ等の化合物半導体基板が好ましく、基板
表面は必要に応じて高抵抗領域、抵抗器、コンデンサ等
が形成されている。

【００３６】また、絶縁膜としては、エッチング液を選
択することで、半導体基板をエッチングすることなく絶
縁膜のみをエッチングすることが可能となる材料が好ま
しく、例えば、ＳｉＯ₂、ＳｉＮ、ＡｌＮ、ＧａＰ等の
薄膜が好ましく、特にＳｉＯ₂およびＳｉＮが好まし
い。

【００３７】尚、エッチングストップ膜と絶縁膜はそれ
ぞれ独立して選択できるものではなく、両者のエッチン
グ速度の違いを考慮して組み合わせが決められる。

【００３８】次に、本発明について図面を参照して説明
する。図１は本発明の半導体装置の製造方法の１例の工
程断面図である。

【００３９】（ａ）絶縁膜２を全面に成長した半導体基
板１を用いて、（ｂ）絶縁膜２を光学レジスト３をマス
クとし、例えばＨＦ系溶液をエッチング液として、リセ
ス端の予定位置までサイドエッチングする。このエッチ
ング液としては、半導体基板をエッチングすることなく
絶縁膜のみをエッチングするものが選ばれる。

【００４０】（ｃ）全面に半導体基板表面とオーミック
コンタクトが可能なオーミック金属を真空蒸着し、リフ
トオフ法によってソース電極、ドレイン電極等のオーミ
ック電極４を形成する。

【００４１】（ｄ）絶縁膜のエッチング液（例えばＨＦ
系溶液）に対してエッチング速度の遅い非感光性膜５を
全面に形成する。

【００４２】（ｅ）非感光性膜５をＲＩＥにより全面を
異方性エッチングして、非感光性膜５の平面部を除去し
絶縁膜２およびオーミック電極４を露出させる。このと
き非感光性膜は、絶縁膜２およびオーミック電極４のサ
イドにのみ残存している。

【００４３】（ｆ）次に電子線レジスト６を塗布し、露
光、現像して、（ｇ）電子線レジスト６と半導体基板１
の間にある絶縁膜２を、電子線レジスト６の開口部から
浸入するＨＦ系溶液で全てエッチングする。

【００４４】（ｈ）電子線レジスト６と非感光性膜５を
マスクに半導体基板表面を、例えば硫酸系溶液を用いて
所望の深さウェットエッチングして、リセスを形成す
る。

【００４５】（ｉ）全面にゲート金属７を真空蒸着し、
電子線レジスト６の開口部からリセス内にゲート電極を
形成する。（ｊ）リフトオフ法によって、不要のゲート
金属を取り除く。

【００４６】こうして、１回のフォトレジスト工程でオ
フセットゲートが形成でき、オーミック端での電気化学
的効果を回避し、かつ自己整合的に微細ゲートがダメー
ジフリーに形成できる。

【００４７】図２は本発明による２段のリセス構造を有
する半導体装置の製造方法を示したものである。この方
法によれば、（ａ）〜（ｅ）までは図１に示した１段の
リセス構造の半導体装置の製造方法と同様の工程を経た
後、（ｆ）電子線レジスト６を塗布し、露光、現像し
て、ゲート幅相当の開口のパターンを形成し、絶縁膜２
を、電子線レジスト６の開口部から浸入するＨＦ系溶液
でレジストの開口幅程度エッチングする。

【００４８】（ｇ）電子線レジスト６と絶縁膜２をマス
クに半導体基板表面を硫酸系溶液を用いて所望の深さウ
ェットエッチングして、狭いリセスを形成する。

【００４９】（ｈ）電子線レジスト６と化合物半導体基
板１の間にまだ残っている絶縁膜２を、電子線レジスト
６の開口部から浸入するＨＦ系溶液で全てエッチングす
る。

【００５０】（ｉ）電子線レジスト６と非感光性膜５を
マスクに硫酸系溶液を用いてさらに半導体基板を所望の
深さウェットエッチングすると、広いリセスが形成で
き、二段リセス構造になる。

【００５１】（ｊ）全面にゲート金属７を真空蒸着し、
電子線レジスト６の開口部からリセス内にゲート電極を
形成する。（ｋ）リフトオフ法によって、不要のゲート
金属を取り除く。こうして、１回のフォトレジスト工程
でオフセットゲートが形成でき、オーミック端での電気
化学的効果を回避し、かつ自己整合的に二段リセス構造
を持つ微細ゲートがダメージフリーに形成できる。

【００５２】さらに、図３は本発明による半導体装置の
製造方法としてエッチングストップ膜として光学レジス
トを用いたときの１例である。

【００５３】（ａ）〜（ｃ）までは図１と同じ工程を繰
り返した後、（ｄ）電子線レジスト６を塗布・露光・現
像して、ゲート部分とオーミック電極とその周りの半導
体表面の露出した部分を開口する。

【００５４】（ｅ）光学レジスト３を塗布し、露光・現
像し、ゲート電極位置にゲート電極幅より広い幅の開口
を設ける。オーミック電極４の周りに露出した半導体基
板１をマスクする光学レジスト３はリセス形成の際のス
トッパとなる。尚、（ｄ）と（ｅ）の工程は順序を逆に
しても良い。

【００５５】（ｆ）電子線レジスト６および光学レジス
ト３と化合物半導体基板１との間にある絶縁膜２を、レ
ジストの開口部から浸入するＨＦ系溶液で全てエッチン
グする。

【００５６】（ｇ）電子線レジスト６と光学レジスト３
をマスクに化合物半導体結晶を所望の深さウェットエッ
チングして、リセスを形成する。以下図１と同じように
して半導体装置を完成する。

【００５７】こうして、オーミック端での電気化学的効
果を回避し、かつ自己整合的にリセスに対し任意にオフ
セットをかけた微細ゲートがダメージフリーに形成でき
る。

【００５８】また、図４は本発明による２段リセス構造
の半導体装置の製造方法としてエッチングストップ膜と
して光学レジストを用いたときの１例である。

【００５９】（ａ）〜（ｅ）までは図３の方法を繰り返
した後、（ｆ）電子線レジスト６と化合物半導体基板１
の間にある絶縁膜２を、レジストの開口部から浸入する
ＨＦ系溶液でレジストの開口幅程度エッチングする。
（ｇ）電子線レジスト６と絶縁膜２をマスクに半導体基
板表面を硫酸系溶液を用いて所望の深さウェットエッチ
ングして、狭いリセスを形成する。

【００６０】（ｈ）電子線レジスト６と化合物半導体基
板１の間にまだ残っている絶縁膜２を、電子線レジスト
６の開口部から浸入するＨＦ系溶液で全てエッチングす
る。

【００６１】（ｉ）電子線レジスト６と光学レジスト３
をマスクに化合物半導体結晶を所望の深さウェットエッ
チングすると、広いリセスができ、二段リセスが形成で
きる。

【００６２】以下同じようにして半導体装置を完成す
る。こうして、オーミック電極端での電気化学的効果を
回避し、かつ自己整合的に二段リセスに対し任意にオフ
セットをかけた微細ゲートがダメージフリーに形成でき
る。

【００６３】

【実施例】次に実施例により本発明を具体的に示す。

【００６４】［実施例１］この実施例では、前述の図１
に示した方法により１段リセス構造のＦＥＴを製造し
た。即ち、チャネルにＩｎＧａＡｓを用い、その上下か
らＳｉを３×１０¹⁸ｃｍ^-1ドープしたＡｌＧａＡｓでは
さみ電子を供給する構成のＡｌＧａＡｓ系へテロ接合化
合物半導体基板を用い、絶縁膜にはＣＶＤ法によって成
長したＳｉＯ ₂膜を、オーミック電極にはＡｕＧｅを、
非感光性膜にはポリイミドを、ゲート金属にはＭｏを用
いた。このようにして形成したＦＥＴのゲ一ト長は０．
１５μｍ、リセス幅は０．８μｍ、ゲートオフセット量
はリセス中心より０．２μｍソース寄りであった。この
ＦＥＴの相互コンダクタンスは４００ｍＳ／ｍｍ、電流
遮断周波数は１００ＧＨｚ、最大発振周波数は２００Ｇ
Ｈｚと良好な高周波時性を示した。

【００６５】［実施例２］この実施例では、前述の図２
に示した方法により２段リセス構造のＦＥＴを製造し
た。化合物半導体基板、絶縁膜、オーミック電極は実施
例１と同じものを使用し、非感光性膜としてＡｌ₂Ｏ₃、
ゲート金属にはＡｌを用いた。このようにして形成した
ＦＥＴのゲート長は０．１０μｍ、リセス幅は０．７μ
ｍ、ゲートオフセット量はリセス中心からソース寄りに
０．２μｍであった。このＦＥＴの相互コンダクタンス
は４５０ｍＳ／ｍｍ、電流遮断周波数は１３０ＧＨｚ、
最大発振周波数は２５０ＧＨｚと良好な高周波特性を示
した。

【００６６】［実施例３］この実施例では、前述の図３
に示した方法によりエッチングストップ膜として光学レ
ジストを使用し、１段リセス構造のＦＥＴを製造した。
化合物半導体基板は実施例１と同じＡｌＧａＡｓ系へテ
ロ接合化合物半導体基板を用い、絶縁膜にはＣＶＤ法に
よって成長したＳｉＮ膜を、オーミック電極にはＡｕＧ
ｅを、ゲート金属にはＭｏを用いた。このようにして形
成したＦＥＴのゲート長は０．１５μｍ、リセス幅は
０．８μｍ、ゲートオフセット量はリセス中心からソー
ス寄りに０．２μｍであった。このＦＥＴの相互コンダ
クタンスは４００ｍＳ／ｍｍ、電流遮断周波数は９５Ｇ
Ｈｚ、最大発振周波数は１９０ＧＨｚと良好な高周波特
性を示した。

【００６７】［実施例４］この実施例では、前述の図４
に示した方法によりエッチングストップ膜として光学レ
ジストを使用し２段リセス構造のＦＥＴを製造した。化
合物半導体基板、絶縁膜、オーミック電極、ゲート金属
はいずれも実施例３と同じものを用いた。

【００６８】このようにして形成したＦＥＴのゲート長
は０．１０μｍ、リセス幅は０．７μｍ、ゲートオフセ
ット量はリセス中心からソース寄りに０．２μｍであっ
た。このＦＥＴの相互コンダクタンスは４５０ｍＳ／ｍ
ｍ、電流遮断周波数は１１０ＧＨｚ、最大発振周波数は
２３０ＧＨｚと良好な高周波特性を示した。

【００６９】

【発明の効果】本発明によれば、リフトオフ法を用い
て、フォトレジストの一つの開口を用いてリセス形成と
ゲートの形成の両方を行うことが可能で、なおかつリセ
スに対して任意のゲート位置オフセットをかけることが
でき、ソース抵抗の増大やダメージの導入のない半導体
装置を製造できる。

【００７０】また、非感光性膜を用いて異方性エッチン
グすることでフォトリソグラフィ工程を減らすことがで
きるので、製造工程を短縮し、歩留まり良く半導体装置
を製造できる。

【図面の簡単な説明】

【図１】本発明の第一の実施形態の工程断面図である。

【図２】本発明の第二の実施形態の工程断面図である。

【図３】本発明の第三の実施形態の工程断面図である。

【図４】本発明の第四の実施形態の工程断面図である。

【図５】従来の工程断面図である。

【図６】従来例（特開平６−７７２５５）の工程断面図
である。

【図７】従来例（特開平７−１６１７３５）の工程断面
図である。

【符号の説明】

１半導体基板２絶縁膜３光学レジスト４オーミック電極５非感光性膜６電子線レジスト７ゲート金属

Claims

(57)【特許請求の範囲】

【請求項１】リセス構造を有する半導体装置の製造方
法において、半導体基板表面にリセスに対応する寸法の絶縁膜をウェ
ットエッチングにより形成する工程と、半導体基板表面にオーミック電極を形成する工程と、エッチングストップ膜を前記絶縁膜のサイドに基板に密
着して形成するエッチングストップ膜形成工程と、ゲート電極形成部に開口を有する電子線レジストパター
ンを形成する工程と、前記電子線レジストパターンの開口からウェットエッチ
ングにより絶縁膜の少なくとも一部を除去し基板表面を
露出させ、前記電子線レジストパターンの開口からウェ
ットエッチングにより前記半導体基板を所定の深さにエ
ッチングする工程を少なくとも１回繰り返すリセス形成
工程と、前記電子線レジストパターンの開口を通してゲート金属
を蒸着する工程と、を含む半導体装置の製造方法。
【請求項２】前記リセス形成工程が、前記電子線レジ
ストパターンの開口からウェットエッチングにより絶縁
膜の全部を除去し基板表面を露出させ、前記電子線レジ
ストパターンの開口からウェットエッチングにより、前
記半導体基板を所定の深さにエッチングする工程からな
ることを特徴とする請求項１記載の半導体装置の製造方
法。
【請求項３】前記リセス形成工程が、前記電子線レジ
ストパターンの開口からウェットエッチングにより絶縁
膜を前記電子線レジストの開口幅だけ除去し基板表面を
露出させ、前記電子線レジストパターンの開口からウェ
ットエッチングにより、前記半導体基板を所定の深さに
エッチングし、続いて前記電子線レジストパターンの開
口からウェットエッチングにより絶縁膜の残り全部を除
去し基板表面を露出させ、前記電子線レジストパターン
の開口からウェットエッチングにより、前記半導体基板
をさらに所定の深さにエッチングする工程からなること
を特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】前記エッチングストップ膜が、非感光性
の膜からなり、前記エッチングストップ膜形成工程が、基板表面全面に
該非感光性膜を形成し、異方性エッチングにより前記非
感光性膜の平面部を除去することで、該工程前に形成さ
れた絶縁膜の少なくともサイド部分に基板に密着して非
感光性膜を形成する工程からなる請求項１〜３のいずれ
かに記載の半導体装置の製造方法。
【請求項５】前記エッチングストップ膜が、光学レジ
ストからなり、前記エッチングストップ膜形成工程が、基板表面全面に
該光学レジストを塗布し、露光・現像により、ゲート電
極位置に電極形状より大きな開口を有し、かつ該工程前
に形成された絶縁膜の少なくともサイド部分に基板に密
着して光学レジスト膜を形成する工程からなる請求項１
〜３のいずれかに記載の半導体装置の製造方法。