JPH01194475A - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法Info
- Publication number
- JPH01194475A JPH01194475A JP1980288A JP1980288A JPH01194475A JP H01194475 A JPH01194475 A JP H01194475A JP 1980288 A JP1980288 A JP 1980288A JP 1980288 A JP1980288 A JP 1980288A JP H01194475 A JPH01194475 A JP H01194475A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- layer
- active layer
- semiconductor layer
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 230000005669 field effect Effects 0.000 title claims description 7
- 239000004065 semiconductor Substances 0.000 claims abstract description 23
- 239000002184 metal Substances 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 7
- 238000007740 vapor deposition Methods 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 16
- 229910052681 coesite Inorganic materials 0.000 abstract description 8
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 8
- 239000000377 silicon dioxide Substances 0.000 abstract description 8
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 8
- 229910052682 stishovite Inorganic materials 0.000 abstract description 8
- 229910052905 tridymite Inorganic materials 0.000 abstract description 8
- 238000000206 photolithography Methods 0.000 abstract description 6
- 238000000059 patterning Methods 0.000 abstract description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 18
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 230000001105 regulatory effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 229910020489 SiO3 Inorganic materials 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000003839 salts Chemical class 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電界効果トランジスタ（ＦＥＴ）およびその
製造方法、特にショットキゲート型電界効果トランジス
タ（ＭＥＳＦＥＴ）およびその製造方法に関するもので
ある。
製造方法、特にショットキゲート型電界効果トランジス
タ（ＭＥＳＦＥＴ）およびその製造方法に関するもので
ある。
活性層をエピタキシャル成長により形成するＦＥＴでは
、ソース抵抗を低減するために、ソース電極と活性層と
の間にｎ 層を設けることが知られている。このような
ＦＥＴの製造は、活性層の上にさらにｎ＋層を形成した
後にゲート電極形成部のｎ＋層を除去し、活性層上にゲ
ート電極を、ｎ＋層上にソース電極およびドレイン電極
をそれぞれ蒸着することにより行われる。
、ソース抵抗を低減するために、ソース電極と活性層と
の間にｎ 層を設けることが知られている。このような
ＦＥＴの製造は、活性層の上にさらにｎ＋層を形成した
後にゲート電極形成部のｎ＋層を除去し、活性層上にゲ
ート電極を、ｎ＋層上にソース電極およびドレイン電極
をそれぞれ蒸着することにより行われる。
しかし、このようなＦＥＴは、ソース抵抗が低いという
利点を有する一方で、ｎ 層とゲート電極とのアライメ
ントが困難であるという欠点を有する。特に、ゲート電
極のゲート長をサブミクロンオーダーの短いものとした
い場合にはその困難性は一層大きなものとなる。また、
通常のホトリソグラフィによるパターンニングは１μｍ
程度が限界であることから、サブミクロンオーダーのゲ
ート電極を形成するには、電極金属を斜蒸着する等の方
法を用いなければならず、かかる方法を用いれば均一性
や再現性の点で問題があった。
利点を有する一方で、ｎ 層とゲート電極とのアライメ
ントが困難であるという欠点を有する。特に、ゲート電
極のゲート長をサブミクロンオーダーの短いものとした
い場合にはその困難性は一層大きなものとなる。また、
通常のホトリソグラフィによるパターンニングは１μｍ
程度が限界であることから、サブミクロンオーダーのゲ
ート電極を形成するには、電極金属を斜蒸着する等の方
法を用いなければならず、かかる方法を用いれば均一性
や再現性の点で問題があった。
また、ゲート長を単純にサブミクロンオーダーにすると
、その断面積が小さくなり、必然的にゲート抵抗が増大
してしまうという問題もあった。
、その断面積が小さくなり、必然的にゲート抵抗が増大
してしまうという問題もあった。
本発明の課題は、このような問題点を解消することにあ
る。
る。
本発明の電界効果トランジスタは、活性層上に形成され
上部が拡がった形状を有するゲート電極と、前記活性層
上の前記ゲート電極の両側にこのゲート電極と接触しな
いように設けられた前記活性層と同一導電型の高濃度半
導体層と、この高濃度半導体層上にそれぞれ形成された
ソース電極およびドレイン電極とを有するものである。
上部が拡がった形状を有するゲート電極と、前記活性層
上の前記ゲート電極の両側にこのゲート電極と接触しな
いように設けられた前記活性層と同一導電型の高濃度半
導体層と、この高濃度半導体層上にそれぞれ形成された
ソース電極およびドレイン電極とを有するものである。
また、本発明の製造方法は、エピタキシャル成長により
形成された活性層上にこの活性層と同一導電型の高濃度
半導体層をエピタキシャル成長により形成する工程と、
サイドエツチングによりアンダーカット部が形成された
ダミーゲートを前記高濃度半導体層上に形成する工程と
、表面に絶縁膜を形成した後前記ダミーゲートをリフト
オフする工程と、ソース・ドレイン電極形成領域にある
前記絶縁膜を除去して前記高濃度半導体層を露出させ当
該露出部にオーミック金属を形成してそれぞれソース電
極およびドレイン電極とする工程と、前記ダミーゲート
のリフトオフにより露出した部分の高濃度半導体層およ
びその周辺の高濃度半導体層をエツチング除去すること
により前記活性層を露出すると共に前記絶縁膜による庇
部を形成する工程と、前記活性層の露出部から前記庇部
上部にまで延びるゲート電極を蒸着により形成する工程
とを含むものである。
形成された活性層上にこの活性層と同一導電型の高濃度
半導体層をエピタキシャル成長により形成する工程と、
サイドエツチングによりアンダーカット部が形成された
ダミーゲートを前記高濃度半導体層上に形成する工程と
、表面に絶縁膜を形成した後前記ダミーゲートをリフト
オフする工程と、ソース・ドレイン電極形成領域にある
前記絶縁膜を除去して前記高濃度半導体層を露出させ当
該露出部にオーミック金属を形成してそれぞれソース電
極およびドレイン電極とする工程と、前記ダミーゲート
のリフトオフにより露出した部分の高濃度半導体層およ
びその周辺の高濃度半導体層をエツチング除去すること
により前記活性層を露出すると共に前記絶縁膜による庇
部を形成する工程と、前記活性層の露出部から前記庇部
上部にまで延びるゲート電極を蒸着により形成する工程
とを含むものである。
本発明の電界効果トランジスタは、ゲート電極の上部が
拡がっているので、ゲート長をサブミクロンオーダーに
短くしてもゲート抵抗が大きくならない。
拡がっているので、ゲート長をサブミクロンオーダーに
短くしてもゲート抵抗が大きくならない。
また、本発明の製造方法によれば、サイドエツチングに
よりアンダーカット部が形成されたダミーゲートの反転
パターンをゲート電極のパターンとしているため、この
ゲート電極パターンはダミーゲートを形成するためのマ
スクパターンよりも微細なパターンとなる。
よりアンダーカット部が形成されたダミーゲートの反転
パターンをゲート電極のパターンとしているため、この
ゲート電極パターンはダミーゲートを形成するためのマ
スクパターンよりも微細なパターンとなる。
また、高濃度半導体層上に設けた絶縁膜にゲート電極パ
ターンを形成し、この絶縁膜をマスクとして高濃度半導
体層をエツチング除去して活性層を露出すると共に、こ
の絶縁膜によるゲート電極パターンで規制された活性層
上の領域にゲート電極を形成するので、ゲート電極と高
濃度半導体層との自己整合が達成される。
ターンを形成し、この絶縁膜をマスクとして高濃度半導
体層をエツチング除去して活性層を露出すると共に、こ
の絶縁膜によるゲート電極パターンで規制された活性層
上の領域にゲート電極を形成するので、ゲート電極と高
濃度半導体層との自己整合が達成される。
第１図（Ａ）〜（ｆ（）は本発明の一実施例を示す工程
断面図であり、同図（）（）は最終的に得られるＦＥＴ
を示すものである。
断面図であり、同図（）（）は最終的に得られるＦＥＴ
を示すものである。
まず、半絶縁性ＧａＡｓ基板１上に短チヤネル効果を抑
制するためのｐ−−ＧａＡｓ層２と、活性層となるｎ”
−−ＧａＮ５層３と、ソース抵抗低減のために最終的に
ｎ″″−ＧａＡｓ層３とオーミツク電極との間に介在さ
せるｎ” −Ｇ ａ Ａ ｓ層４とを順次エピタキシャ
ル成長により形成する。なお、これらのエピタキシャル
成長層の層厚は、ｐ−−ＧａＡｓ層２は１μｍｓ ｎ−
−ＧａＡｓ層３は５００ Ａ ｓ ｎ ” Ｇ ａ
Ａ ｓ層４は１００ＯＡ程度である。（第１図（Ａ））
。
制するためのｐ−−ＧａＡｓ層２と、活性層となるｎ”
−−ＧａＮ５層３と、ソース抵抗低減のために最終的に
ｎ″″−ＧａＡｓ層３とオーミツク電極との間に介在さ
せるｎ” −Ｇ ａ Ａ ｓ層４とを順次エピタキシャ
ル成長により形成する。なお、これらのエピタキシャル
成長層の層厚は、ｐ−−ＧａＡｓ層２は１μｍｓ ｎ−
−ＧａＡｓ層３は５００ Ａ ｓ ｎ ” Ｇ ａ
Ａ ｓ層４は１００ＯＡ程度である。（第１図（Ａ））
。
つぎに、ｎ”−ＧａＡｓ層４上にレジストを塗布して下
段レジスト層５を形成し、その上にＳｉＯ３膜６を堆積
した後、再度レジストを塗布して上段レジスト層７を形
成する。そして、上段レジスト層７を通常のホトリソグ
ラフィ技術を用いてゲート電極パターンをパターンニン
グする（第１図（Ｂ））。
段レジスト層５を形成し、その上にＳｉＯ３膜６を堆積
した後、再度レジストを塗布して上段レジスト層７を形
成する。そして、上段レジスト層７を通常のホトリソグ
ラフィ技術を用いてゲート電極パターンをパターンニン
グする（第１図（Ｂ））。
つぎに、パターンニングされた上段レジスト層７をマス
クとしてＣＦ４＋Ｈ２ガスを用いた反応性イオンエツチ
ング（ＲＩ Ｅ）によりＳ ｔ Ｏ２膜６を選択エツチ
ングし、さらに、０２ガスを用いりＲＩ Ｅにより下段
レジスト層５を選択エツチングする。このとき、下段レ
ジスト層５のエツチングはＳｉＯ２膜６に比べて内部ま
で加工されるため、アンダーカット部９か形成される。
クとしてＣＦ４＋Ｈ２ガスを用いた反応性イオンエツチ
ング（ＲＩ Ｅ）によりＳ ｔ Ｏ２膜６を選択エツチ
ングし、さらに、０２ガスを用いりＲＩ Ｅにより下段
レジスト層５を選択エツチングする。このとき、下段レ
ジスト層５のエツチングはＳｉＯ２膜６に比べて内部ま
で加工されるため、アンダーカット部９か形成される。
また、下段レジスト層５のエツチングの際に上段レジス
ト層７も同時に除去されるため、Ｓ ｌ ０２膜６と下
段レジスト層５からなる丁字形のダミーゲート８が形成
される。なお、アンダーカット部９の長さは下段レジス
ト層５の膜厚等によっである程度調整可能であり、本実
施例では片側で０．２μｍ１合計０．４μｍ程度のアン
ダーカットがなされている（第１図（Ｃ））。
ト層７も同時に除去されるため、Ｓ ｌ ０２膜６と下
段レジスト層５からなる丁字形のダミーゲート８が形成
される。なお、アンダーカット部９の長さは下段レジス
ト層５の膜厚等によっである程度調整可能であり、本実
施例では片側で０．２μｍ１合計０．４μｍ程度のアン
ダーカットがなされている（第１図（Ｃ））。
つぎに、ダミーゲート８を含む表面全体にＳｉＯ２膜１
０を堆積しく第１図（Ｄ）’） 、ダミーゲート８をリ
フトオフすると、ダミーゲート８の下層のパターンが除
去されたＳｉＯ２膜１０を得る。そして、その上にレジ
スト膜１１を形成し、通常のホトリソグラフィ技術を用
いてソース・ドレイン電極（オーミック電極）形成領域
の除去されたパターンを形成する（第１図（Ｅ））。
０を堆積しく第１図（Ｄ）’） 、ダミーゲート８をリ
フトオフすると、ダミーゲート８の下層のパターンが除
去されたＳｉＯ２膜１０を得る。そして、その上にレジ
スト膜１１を形成し、通常のホトリソグラフィ技術を用
いてソース・ドレイン電極（オーミック電極）形成領域
の除去されたパターンを形成する（第１図（Ｅ））。
ついで、レジスト膜１１をマスクに、ＲＩＥでＳ ｉｏ
２膜１０をエツチングした後、オーミック金属を表面
に蒸着する。そして、レジスト膜１１をリフトオフする
ことによりソース電極１２、ドレイン電極１３を形成す
る（第１図（Ｆ））。
２膜１０をエツチングした後、オーミック金属を表面
に蒸着する。そして、レジスト膜１１をリフトオフする
ことによりソース電極１２、ドレイン電極１３を形成す
る（第１図（Ｆ））。
つぎに、再びレジストを表面全体に塗布してレジスト膜
１４を形成し、ホトリソグラフィ技術によりゲートパタ
ーンを形成する。このときのゲートパターンは、ダミー
ゲート８を形成したときのゲートパターンと同一である
。その後、レジスト膜１４およびレジスト膜１４のゲー
トパターン中に露出しているＳ ｉＯ２膜１０をマスク
にしてｎ”−ＧａＡｓ層４をウェットエツチングし、ｎ
−−ＧａＡｓ層３を露出させる。なお、ウェットエツチ
ング時にｎ−−ＧａＡｓ層３をオーバーエツチングして
もかまわない。このとき、 ＋−ＧａＡｓ層４は内部に
入り込んでエツチングされるため、Ｓ Ｉ Ｏ２膜１０
の端部はｎ −ＧａＡｓ層４の端面に対して突出し、
庇部を形成する（第１図（Ｇ））。
１４を形成し、ホトリソグラフィ技術によりゲートパタ
ーンを形成する。このときのゲートパターンは、ダミー
ゲート８を形成したときのゲートパターンと同一である
。その後、レジスト膜１４およびレジスト膜１４のゲー
トパターン中に露出しているＳ ｉＯ２膜１０をマスク
にしてｎ”−ＧａＡｓ層４をウェットエツチングし、ｎ
−−ＧａＡｓ層３を露出させる。なお、ウェットエツチ
ング時にｎ−−ＧａＡｓ層３をオーバーエツチングして
もかまわない。このとき、 ＋−ＧａＡｓ層４は内部に
入り込んでエツチングされるため、Ｓ Ｉ Ｏ２膜１０
の端部はｎ −ＧａＡｓ層４の端面に対して突出し、
庇部を形成する（第１図（Ｇ））。
最後に、ゲート金属を蒸着し、レジスト膜１４をリフト
オフすることによりゲート電極１５を形成し、トランジ
スタが完成する。なお、ｎ＋−ＧａＡｓ層４表面の蒸着
はＳ ｉＯ２，膜１０の庇部によって規制されるため、
ゲート長は互いに対向するＳｉＯ２膜１０の底層距離と
ほぼ等しくなる。
オフすることによりゲート電極１５を形成し、トランジ
スタが完成する。なお、ｎ＋−ＧａＡｓ層４表面の蒸着
はＳ ｉＯ２，膜１０の庇部によって規制されるため、
ゲート長は互いに対向するＳｉＯ２膜１０の底層距離と
ほぼ等しくなる。
また、５ＩＯ２膜１０よりも上部においては、レジスト
膜１４に設けられたゲートパターンと等しい長さとなる
。
膜１４に設けられたゲートパターンと等しい長さとなる
。
本実施例では、ゲート長を規制するための層としてＳ
ｉＯ２膜１０を用いているが、第１図（Ｅ）から（Ｆ）
にかけて行うオーミック領域の選択エツチングが可能で
あれば、他の材料でもよい。
ｉＯ２膜１０を用いているが、第１図（Ｅ）から（Ｆ）
にかけて行うオーミック領域の選択エツチングが可能で
あれば、他の材料でもよい。
また、ＧａＡｓを活性層に用いたトランジスタを実施例
に挙げたが、その他の半導体、例えばＩｎＰを活性層に
用いたトランジスタにも本発明は適用できる。
に挙げたが、その他の半導体、例えばＩｎＰを活性層に
用いたトランジスタにも本発明は適用できる。
以上説明したように、本発明のＦＥＴによれば、ゲート
電極の上部が拡がっているので、サブミクロンオーダー
の短いゲート長であってもゲート抵抗を低く抑えたもの
とすることができる。
電極の上部が拡がっているので、サブミクロンオーダー
の短いゲート長であってもゲート抵抗を低く抑えたもの
とすることができる。
また、本発明の製造方法によれば、サイドエッアンダに
よりアンダーカット部が形成されたダミーゲートの反転
パターンをゲート電極のパターンとしているため、この
ゲート電極パターンはダミーゲートを形成するためのマ
スクパターンよりも微細なパターンとなる。したがって
、ホトリソグラフィによるパターンニングでは不可能な
サブミクロンオーダーの短いゲート長のゲート電極を形
成することができ、ＦＥＴの高性能化を達成することが
できる。さらに、ゲート電極と高濃度半導体層とが自己
整合されるので、シート抵抗の低減ができる。
よりアンダーカット部が形成されたダミーゲートの反転
パターンをゲート電極のパターンとしているため、この
ゲート電極パターンはダミーゲートを形成するためのマ
スクパターンよりも微細なパターンとなる。したがって
、ホトリソグラフィによるパターンニングでは不可能な
サブミクロンオーダーの短いゲート長のゲート電極を形
成することができ、ＦＥＴの高性能化を達成することが
できる。さらに、ゲート電極と高濃度半導体層とが自己
整合されるので、シート抵抗の低減ができる。
第１図は本発明の一実施例を示す工程断面図である。
１・・・半絶縁性ＧａＡｓ基板、２・・・ｐ−−ＧａＡ
ｓ層、３−ｎ−−ＧａＡｓ層、４ 、、、 ｎ＋−Ｇａ
Ａｓ層、５・・・下段レジスト層、６・・・５ｉ０２膜
、７・・・上段レジスト層、８・・・ダミーゲート、９
・・・アンダー力・ット部、１０・・・ＳｉＯ２膜、１
２・・・ソース電極、１３・・・ドレイン電極、１４・
・・レジスト膜。 特許出願人 住友電気工業株式会社 代理人弁理士 長谷用 芳 樹間
塩 １） 辰 也実施例の工程断面図 第１図 第１図 実施例の工程断面図 第１図 第１図
ｓ層、３−ｎ−−ＧａＡｓ層、４ 、、、 ｎ＋−Ｇａ
Ａｓ層、５・・・下段レジスト層、６・・・５ｉ０２膜
、７・・・上段レジスト層、８・・・ダミーゲート、９
・・・アンダー力・ット部、１０・・・ＳｉＯ２膜、１
２・・・ソース電極、１３・・・ドレイン電極、１４・
・・レジスト膜。 特許出願人 住友電気工業株式会社 代理人弁理士 長谷用 芳 樹間
塩 １） 辰 也実施例の工程断面図 第１図 第１図 実施例の工程断面図 第１図 第１図
Claims (1)
- 【特許請求の範囲】 １、エピタキシャル成長により形成された活性層と、こ
の活性層上に形成され上部が拡がった形状を有するゲー
ト電極と、前記活性層上の前記ゲート電極の両側にこの
ゲート電極と接触しないように設けられた前記活性層と
同一導電型の高濃度半導体層と、この高濃度半導体層上
にそれぞれ形成されたソース電極およびドレイン電極と
を有する電界効果トランジスタ。 ２、エピタキシャル成長により形成された活性層上にこ
の活性層と同一導電型の高濃度半導体層をエピタキシャ
ル成長により形成する工程と、サイドエッチングにより
アンダーカット部が形成されたダミーゲートを前記高濃
度半導体層上に形成する工程と、 表面に絶縁膜を形成した後前記ダミーゲートをリフトオ
フする工程と、 ソース・ドレイン電極形成領域にある前記絶縁膜を除去
して前記高濃度半導体層を露出させ当該露出部にオーミ
ック金属を形成してそれぞれソース電極およびドレイン
電極とする工程と、 前記ダミーゲートのリフトオフにより露出した部分の高
濃度半導体層およびその周辺の高濃度半導体層をエッチ
ング除去することにより前記活性層を露出すると共に前
記絶縁膜による庇部を形成する工程と、 前記活性層の露出部から前記庇部上部にまで延びるゲー
ト電極を蒸着により形成する工程とを含む電界効果トラ
ンジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1980288A JPH01194475A (ja) | 1988-01-29 | 1988-01-29 | 電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1980288A JPH01194475A (ja) | 1988-01-29 | 1988-01-29 | 電界効果トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01194475A true JPH01194475A (ja) | 1989-08-04 |
Family
ID=12009474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1980288A Pending JPH01194475A (ja) | 1988-01-29 | 1988-01-29 | 電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01194475A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5409849A (en) * | 1990-01-24 | 1995-04-25 | Kabushiki Kaisha Toshiba | Method of manufacturing a compound semiconductor device having gate electrode self-aligned to source and drain electrodes |
| JPH0855863A (ja) * | 1994-08-15 | 1996-02-27 | Nec Corp | 電界効果型半導体装置の製造方法 |
| JP2014029983A (ja) * | 2012-07-05 | 2014-02-13 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1988
- 1988-01-29 JP JP1980288A patent/JPH01194475A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5409849A (en) * | 1990-01-24 | 1995-04-25 | Kabushiki Kaisha Toshiba | Method of manufacturing a compound semiconductor device having gate electrode self-aligned to source and drain electrodes |
| JPH0855863A (ja) * | 1994-08-15 | 1996-02-27 | Nec Corp | 電界効果型半導体装置の製造方法 |
| JP2014029983A (ja) * | 2012-07-05 | 2014-02-13 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2778600B2 (ja) | 半導体装置の製造方法 | |
| JP2735718B2 (ja) | 化合物半導体装置及びその製造方法 | |
| KR0179116B1 (ko) | 자가정렬형 티형 게이트 제조방법 | |
| US5231040A (en) | Method of making a field effect transistor | |
| JPH01194475A (ja) | 電界効果トランジスタ及びその製造方法 | |
| JPS62237763A (ja) | 半導体装置の製造方法 | |
| JP3020198B2 (ja) | 超高周波半導体装置の製造方法 | |
| JP2000223504A (ja) | 電界効果型半導体装置およびその製造方法 | |
| EP0394590B1 (en) | Field effect transistors and method of making a field effect transistor | |
| KR100304869B1 (ko) | 전계효과트랜지스터의제조방법 | |
| JPS62274675A (ja) | 電界効果トランジスタの製造方法 | |
| KR950000157B1 (ko) | 전계효과 트랜지스터의 제조방법 | |
| KR100279250B1 (ko) | 화합물 반도체 소자 및 그 제조방법 | |
| JPS62115782A (ja) | 半導体装置の製造方法 | |
| JPS6258154B2 (ja) | ||
| JP2803641B2 (ja) | 半導体装置の製造方法 | |
| KR100232152B1 (ko) | 메스펫트의 제조방법 | |
| JPH01202868A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JP2607310B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPH01265573A (ja) | 半導体装置の製造方法 | |
| JPS6276780A (ja) | 半導体装置の製造方法 | |
| JP3101455B2 (ja) | 電界効果トランジスタ及びその製造方法 | |
| JPH04212428A (ja) | 半導体装置の製造方法 | |
| JP2001308110A (ja) | 半導体装置 | |
| JPH0684951A (ja) | 半導体装置の製造方法 |