JPH01265573A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01265573A JPH01265573A JP9390588A JP9390588A JPH01265573A JP H01265573 A JPH01265573 A JP H01265573A JP 9390588 A JP9390588 A JP 9390588A JP 9390588 A JP9390588 A JP 9390588A JP H01265573 A JPH01265573 A JP H01265573A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gaas
- etching
- recess
- ingaas
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 33
- 238000005530 etching Methods 0.000 claims abstract description 33
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims abstract description 22
- 238000000034 method Methods 0.000 claims abstract description 18
- 230000005533 two-dimensional electron gas Effects 0.000 claims abstract description 8
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 claims abstract description 7
- 230000005669 field effect Effects 0.000 claims abstract description 3
- 239000000758 substrate Substances 0.000 abstract description 5
- 239000002184 metal Substances 0.000 abstract description 4
- 230000003068 static effect Effects 0.000 abstract description 4
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 239000011259 mixed solution Substances 0.000 abstract 1
- 229910045601 alloy Inorganic materials 0.000 description 6
- 239000000956 alloy Substances 0.000 description 6
- 239000013078 crystal Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 229910000041 hydrogen chloride Inorganic materials 0.000 description 1
- IXCSERBJSXMMFS-UHFFFAOYSA-N hydrogen chloride Substances Cl.Cl IXCSERBJSXMMFS-UHFFFAOYSA-N 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野）
この発明は、半導体装置の製造方法に係り、特にＧａＡ
ｓとＡｊＺＧａＡｓ界面に形成される２次元電子ガス（
２ＤＥＧ）層を利用した電界効果トランジスタ（ＦＥＴ
）の製造方法に関するものである。
ｓとＡｊＺＧａＡｓ界面に形成される２次元電子ガス（
２ＤＥＧ）層を利用した電界効果トランジスタ（ＦＥＴ
）の製造方法に関するものである。
第２図（ａ）〜（ｅ）に従来の２ＤＥＧＦＥＴの構造を
示す。この２ＤＥＧＦＥＴには大別してプラナ−構造（
第２図（ａ）、（ｂ））と、リセス構造（第２図（Ｃ）
〜（ｅ））の２種類がある。
示す。この２ＤＥＧＦＥＴには大別してプラナ−構造（
第２図（ａ）、（ｂ））と、リセス構造（第２図（Ｃ）
〜（ｅ））の２種類がある。
第２図（ａ）はエピタキシャル層である高純度のＧａＡ
ｓ層２．ＡｊＺＧａＡｓ層４．ＧａＡｓ層５を形成した
ウェハ上にオーミック電極９，１０とゲート電極８を形
成した構造であり、第２図（ｂ）はその改良形としてゲ
ート電極８の下にｐ形ＧａＡｓ層２１を設けた構造であ
る。
ｓ層２．ＡｊＺＧａＡｓ層４．ＧａＡｓ層５を形成した
ウェハ上にオーミック電極９，１０とゲート電極８を形
成した構造であり、第２図（ｂ）はその改良形としてゲ
ート電極８の下にｐ形ＧａＡｓ層２１を設けた構造であ
る。
第２図（Ｃ）はゲート電極８をリセス溝２０内に形成し
た構造であるが、リセス溝２０の底面が最上層のＧａＡ
ｓ層５内にあるものである。また、第２図（ｄ）はリセ
ス溝２０の底面がＧａＡｓ層５とＡｕＧａＡｓ層４の界
面にあるもの、またはＡＪ！ＧａＡｓ層４中にまで層上
中溝２０が入ったものである。第２図（ｅ）は基本構造
であるｎ形のＡｌＧａＡｓ層４とｎ形のＧａＡｓ層５上
に、さらにｎ形のＩ ｎＧａＡｓ層１３を形成し、Ｇａ
Ａｓ層５の一部（あるいは全部）をリセスした構造を示
している。
た構造であるが、リセス溝２０の底面が最上層のＧａＡ
ｓ層５内にあるものである。また、第２図（ｄ）はリセ
ス溝２０の底面がＧａＡｓ層５とＡｕＧａＡｓ層４の界
面にあるもの、またはＡＪ！ＧａＡｓ層４中にまで層上
中溝２０が入ったものである。第２図（ｅ）は基本構造
であるｎ形のＡｌＧａＡｓ層４とｎ形のＧａＡｓ層５上
に、さらにｎ形のＩ ｎＧａＡｓ層１３を形成し、Ｇａ
Ａｓ層５の一部（あるいは全部）をリセスした構造を示
している。
２ＤＥＧＦＥＴの構造としては、このように大別して２
種類存在するが、第２図（ａ）、（ｂ）のプラナ−構造
はトランジスタ特性のウニ八面内の均一性向上が期待で
きる反面、エピタキシャル層の膜厚とドーピング量の正
確な制御が必要であることや、トランジスタ特性向上の
ためにオーミック電極９．１０の間隔を第２図（ｅ）〜
（ｅ）のリセス構造のＦＥＴに比し狭くしなければなら
ないという製作上の困難性がある。このために現在では
比較的第２図（Ｃ）〜（ｅ）に示したリセス構造が多く
製作されている。また、第２図（ｅ）に示された構造で
は、ソース電極９とドレイン電極１０の下にｎ−ＩｎＧ
ａＡｓ層１３があるため、いわゆるノン・アロイ・オー
ミック・コンタクトを形成し、第２図（Ｃ）、（ｄ）の
いわゆるアロイ・オーミック・コンタクト方式に比ベオ
ーミック電極の接触抵抗を低減できるというメリットが
ある。なお、図中の３は前記ＧａＡｓ層２とＡｊＺＧａ
Ａｓ層４とのヘテロ接合面に形成される２次元電子ガス
（２ＤＥＧ）層である。
種類存在するが、第２図（ａ）、（ｂ）のプラナ−構造
はトランジスタ特性のウニ八面内の均一性向上が期待で
きる反面、エピタキシャル層の膜厚とドーピング量の正
確な制御が必要であることや、トランジスタ特性向上の
ためにオーミック電極９．１０の間隔を第２図（ｅ）〜
（ｅ）のリセス構造のＦＥＴに比し狭くしなければなら
ないという製作上の困難性がある。このために現在では
比較的第２図（Ｃ）〜（ｅ）に示したリセス構造が多く
製作されている。また、第２図（ｅ）に示された構造で
は、ソース電極９とドレイン電極１０の下にｎ−ＩｎＧ
ａＡｓ層１３があるため、いわゆるノン・アロイ・オー
ミック・コンタクトを形成し、第２図（Ｃ）、（ｄ）の
いわゆるアロイ・オーミック・コンタクト方式に比ベオ
ーミック電極の接触抵抗を低減できるというメリットが
ある。なお、図中の３は前記ＧａＡｓ層２とＡｊＺＧａ
Ａｓ層４とのヘテロ接合面に形成される２次元電子ガス
（２ＤＥＧ）層である。
次に、第２図（ｅ）に示されたノン・アロイ・オーミッ
ク・コンタクトでリセス方式の２ＤＥＧＦＥＴについて
、その製造方法を第３図（ａ）〜（ｅ）によって説明す
る。
ク・コンタクトでリセス方式の２ＤＥＧＦＥＴについて
、その製造方法を第３図（ａ）〜（ｅ）によって説明す
る。
この構造では半絶縁性基板（第３図（ｂ）〜（ｅ）では
簡略化のため省略しである）１上にノンドープのＧａＡ
ｓ層２．ｎ型ドープのＡｌＧａＡｓ層４．ｎ型ドープの
ＧａＡｓ層５．ｎ型ドープのＩ ｎＧａＡｓ層１３を成
長する（第３図（ａ））、次に、ＩｎＧａＡｓ層１３上
にオーミック電極金属によりソースおよびドレインのオ
ーミック電極９．１０を形成する（第３図（ｂ））。
簡略化のため省略しである）１上にノンドープのＧａＡ
ｓ層２．ｎ型ドープのＡｌＧａＡｓ層４．ｎ型ドープの
ＧａＡｓ層５．ｎ型ドープのＩ ｎＧａＡｓ層１３を成
長する（第３図（ａ））、次に、ＩｎＧａＡｓ層１３上
にオーミック電極金属によりソースおよびドレインのオ
ーミック電極９．１０を形成する（第３図（ｂ））。
次に、全面にレジスト１１を塗布し、ゲート形成部分１
２のみを写真製版法により除去してレジストパターンを
形成する（第３図（Ｃ））。つづいて、ゲート形成部分
を、電流調整を行いながらリセスエッチングを行いリセ
ス溝２０を形成する（第３図（ｄ））。次に、このリセ
ス溝２０内にゲート用ショトツキ−電極（ゲート電極）
８を蒸着し、レジストリフトオフにより第３図（ｅ）の
構造を得る。
２のみを写真製版法により除去してレジストパターンを
形成する（第３図（Ｃ））。つづいて、ゲート形成部分
を、電流調整を行いながらリセスエッチングを行いリセ
ス溝２０を形成する（第３図（ｄ））。次に、このリセ
ス溝２０内にゲート用ショトツキ−電極（ゲート電極）
８を蒸着し、レジストリフトオフにより第３図（ｅ）の
構造を得る。
次に、上記第３図（ｅ）のリセス構造についてその動作
を説明する。
を説明する。
オーミック電極９，１０に電圧を印加すると、２ＤＥＧ
層３を通して電流が流れるが、その際ゲート電、ｔｉ８
に電圧を印加すると、ゲート下の２ＤＥＧ層３の濃度が
変わり、トランジスタ動作をする。したがって、ゲート
電極８を形成するリセス溝２０の深さを調整することに
よりトランジスタとしての初期電流値を調整し、所望の
特性をもっ２ＤＥＧＦＥＴを製作することができる。
層３を通して電流が流れるが、その際ゲート電、ｔｉ８
に電圧を印加すると、ゲート下の２ＤＥＧ層３の濃度が
変わり、トランジスタ動作をする。したがって、ゲート
電極８を形成するリセス溝２０の深さを調整することに
よりトランジスタとしての初期電流値を調整し、所望の
特性をもっ２ＤＥＧＦＥＴを製作することができる。
上記構成の従来の２ＤＥＧＦＥＴとしては、前述した理
由によりプラナ−形に比べて、リセス構造のものが一般
的に製作されており、とりわけ、オーミック接触抵抗の
低減が可能である第３図（ｅ）に示したノン・アロイ・
オーミック構造がＦＥＴ特性向上に有利である。
由によりプラナ−形に比べて、リセス構造のものが一般
的に製作されており、とりわけ、オーミック接触抵抗の
低減が可能である第３図（ｅ）に示したノン・アロイ・
オーミック構造がＦＥＴ特性向上に有利である。
この構造では、ｎ−ＩｎＧａＡｓ層１３とｎ−ＧａＡｓ
層５を均一にエツチングを行い、リセス溝２０の深さを
、ゲート電極８の長さ方向にわたって均一にエツチング
することによって高性能なＦＥＴを得ることができる。
層５を均一にエツチングを行い、リセス溝２０の深さを
、ゲート電極８の長さ方向にわたって均一にエツチング
することによって高性能なＦＥＴを得ることができる。
しかしながら、通常ノン・アロイ・オーミック用電極に
用いられるｎ−Ｉ ｎ、Ｇａ、、Ａｓ層のＩｎ組成（ｘ
）は通常０．７程度と大きく、ＧａＡｓ層基板の結晶格
子と格子不整合を生ずるため、結晶成長後の表面は荒れ
た表面形態となる。
用いられるｎ−Ｉ ｎ、Ｇａ、、Ａｓ層のＩｎ組成（ｘ
）は通常０．７程度と大きく、ＧａＡｓ層基板の結晶格
子と格子不整合を生ずるため、結晶成長後の表面は荒れ
た表面形態となる。
したがって、このような荒れた表面を出発点としてリセ
スエッチングを行うと、ｎ−ＩｎＧａＡｓ層１３とｎ−
ＧａＡｓ層５を均一にエツチングすることができず、得
られたＦＥＴ特性も、ゲート電極８に印加する電界がゲ
ートの長さ方向にわたって均一にかけることができない
という問題点があった。
スエッチングを行うと、ｎ−ＩｎＧａＡｓ層１３とｎ−
ＧａＡｓ層５を均一にエツチングすることができず、得
られたＦＥＴ特性も、ゲート電極８に印加する電界がゲ
ートの長さ方向にわたって均一にかけることができない
という問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、リセス深さを均一にエツチングすることに
より、Ｉ ｎＧａＡｓ層などの表面が荒れた結晶成長表
面をもつエピタキシャル成長基板からも、均一なりセス
深さをもつりセス溝を再現性よく形成できる半導体装置
の製造方法を提供することを目的とする。
れたもので、リセス深さを均一にエツチングすることに
より、Ｉ ｎＧａＡｓ層などの表面が荒れた結晶成長表
面をもつエピタキシャル成長基板からも、均一なりセス
深さをもつりセス溝を再現性よく形成できる半導体装置
の製造方法を提供することを目的とする。
この発明に係る半導体装置の製造方法は、２次元電子ガ
ス層を形成するためのＡｆｌＧａＡｓ層上にＩｎＧａＡ
ｓＪｉｌあるいはＧａＡｓ層とＩ ｎＧａＡｓ層を形成
し、ＩｎＧａＡｓ層上にソース・ドレインのオーミック
電極を形成する工程、ＡｎＧａＡｓ層もしくはＧａＡｓ
層はエツチングされないかもしくはエツング速度がおそ
い選択エツチング液によって、ゲート形成部分のＩ ｎ
ＧａＡｓ層のみをエツチング除去する第１段階のエツチ
ング工程、つづいてＡＪ２ＧａＡｓ層もしくはＡＪ２Ｇ
ａＡｓ層のリセスエッチングを行い、所要深さのリセス
溝を形成する第２段階のエツチング工程、ざらにリセス
溝内にゲート電極を形成する工程とを含むものである。
ス層を形成するためのＡｆｌＧａＡｓ層上にＩｎＧａＡ
ｓＪｉｌあるいはＧａＡｓ層とＩ ｎＧａＡｓ層を形成
し、ＩｎＧａＡｓ層上にソース・ドレインのオーミック
電極を形成する工程、ＡｎＧａＡｓ層もしくはＧａＡｓ
層はエツチングされないかもしくはエツング速度がおそ
い選択エツチング液によって、ゲート形成部分のＩ ｎ
ＧａＡｓ層のみをエツチング除去する第１段階のエツチ
ング工程、つづいてＡＪ２ＧａＡｓ層もしくはＡＪ２Ｇ
ａＡｓ層のリセスエッチングを行い、所要深さのリセス
溝を形成する第２段階のエツチング工程、ざらにリセス
溝内にゲート電極を形成する工程とを含むものである。
（作用〕
この発明においては、性質の異なるエチンング方法を２
段階で行うことにより、ゲート電極全面にわたって、均
一なリセス深さを有するリセス溝を再現性よく形成する
ことができ、静特性および動特性の改善がはかられると
ともに、２ＤＥＧＦＥＴの伝達フンダクタンスを向上で
き、遮断周波数の増大をもたらし、かつ低雑音化、高周
波特性の向上をはかることができる。
段階で行うことにより、ゲート電極全面にわたって、均
一なリセス深さを有するリセス溝を再現性よく形成する
ことができ、静特性および動特性の改善がはかられると
ともに、２ＤＥＧＦＥＴの伝達フンダクタンスを向上で
き、遮断周波数の増大をもたらし、かつ低雑音化、高周
波特性の向上をはかることができる。
以下、この発明の一実施例について説明する。
第１図（ａ） 〜（ｆ）はこの発明の２ＤＥＧＦＥＴの
製造方法の一実施例を示す工程断面図である。
製造方法の一実施例を示す工程断面図である。
まず、第１図（ａ）に示すように、半絶縁性基板（第１
図（ｂ）〜（ｆ）では簡−路化のため省略しである）１
上にノンドープのＧａＡｓ層２． ｎ型ドープのＡａＧ
ａＡｓ層４．ｎ型ドープのＧａＡｓ層５．ｎ型ドープの
ＩｎＧａＡｓ層１３を成長する（第１図（ａ））、次に
、ＩｎＧａＡｓ層１３上にオーミック電極金属によりソ
ースおよびドレインのオーミック電極９，１ｏを形成す
る（第１図（ｂ））。次に、全面にレジストを塗布し、
ゲート形成部分１２のみを写真製版法により除去してレ
ジストパターンを形成する（第１図（Ｃ））。つづいて
、第１段階のエツチング、すなわち第１図（ｄ）に示す
ように、例えば濃い熱ＨｃＪｌ（塩化水素）を用いてＩ
ｎＧａＡｓ層１３をエツチングする。このエツチング
液はＩｎリッチのＩ ｎＧａＡＳをエチングすることが
でき、しかもＧａＡｓ層５はエツチングはきわめておそ
いという選択性を有する。ちなみにＩ ｎｏ、ｔ Ｇａ
ｏ、３Ａｓに対する濃い熱ＨＣｊ２ （６０℃）は約２
μｍ／分のエツチング速度を有し、液温を下げることに
よってざらにエツチング速度を下げることができる。
図（ｂ）〜（ｆ）では簡−路化のため省略しである）１
上にノンドープのＧａＡｓ層２． ｎ型ドープのＡａＧ
ａＡｓ層４．ｎ型ドープのＧａＡｓ層５．ｎ型ドープの
ＩｎＧａＡｓ層１３を成長する（第１図（ａ））、次に
、ＩｎＧａＡｓ層１３上にオーミック電極金属によりソ
ースおよびドレインのオーミック電極９，１ｏを形成す
る（第１図（ｂ））。次に、全面にレジストを塗布し、
ゲート形成部分１２のみを写真製版法により除去してレ
ジストパターンを形成する（第１図（Ｃ））。つづいて
、第１段階のエツチング、すなわち第１図（ｄ）に示す
ように、例えば濃い熱ＨｃＪｌ（塩化水素）を用いてＩ
ｎＧａＡｓ層１３をエツチングする。このエツチング
液はＩｎリッチのＩ ｎＧａＡＳをエチングすることが
でき、しかもＧａＡｓ層５はエツチングはきわめておそ
いという選択性を有する。ちなみにＩ ｎｏ、ｔ Ｇａ
ｏ、３Ａｓに対する濃い熱ＨＣｊ２ （６０℃）は約２
μｍ／分のエツチング速度を有し、液温を下げることに
よってざらにエツチング速度を下げることができる。
次いで、第１図（ｅ）に示すように、第２段階のエツチ
ング、すなわち、例えばＨ３ＰＯ４−Ｈ２０２−Ｈ２０
（３： １ ： ５０） （Ｄエツチング液を用いてＧ
ａＡｓ層５をエツチングし、リセス溝１４を形成する。
ング、すなわち、例えばＨ３ＰＯ４−Ｈ２０２−Ｈ２０
（３： １ ： ５０） （Ｄエツチング液を用いてＧ
ａＡｓ層５をエツチングし、リセス溝１４を形成する。
このエツチング液は約０． １μｍ／分のエツチング速
度を有する。
度を有する。
次いで、ゲート金属を蒸着し、リフトオフすることによ
り、第１図（ｆ）に示すように、ゲート電極８を形成す
る。
り、第１図（ｆ）に示すように、ゲート電極８を形成す
る。
上記の方法によれば、第１段階のエツチングによってｎ
−ＧａＡｓ層５の平滑な平面が得られるので、この平滑
な平面を出発点とする第２段階のリセスエッチングが行
えるためリセス溝１４の深さの均一化が可能で、その結
果として、静特性。
−ＧａＡｓ層５の平滑な平面が得られるので、この平滑
な平面を出発点とする第２段階のリセスエッチングが行
えるためリセス溝１４の深さの均一化が可能で、その結
果として、静特性。
動特性の優れた２ＤＥＧＦＥＴを得ることができる。
なお、上記実施例ではＡｆＬＧａＡｓ層４上にＧａＡｓ
層５を介してＩ ｎＧａＡｓ層１３を形成したが、この
Ｉ ｎＧａＡｓ層１３はＡｕＧａＡｓＮ４上に直接形成
してもよい。
層５を介してＩ ｎＧａＡｓ層１３を形成したが、この
Ｉ ｎＧａＡｓ層１３はＡｕＧａＡｓＮ４上に直接形成
してもよい。
また、上記実施例ではノン・アロイ・オーミック層（ｎ
−ＩｎＧａＡｓ層１３）を有する２ＤＥＧＦＥＴの場合
について述べたが、ノン・アロイ・オーミック層を有す
る通常のりセスタイブＭＥＳＦＥＴ（金属−半導体ＦＥ
Ｔ）についてもこの２段階エツチング法を用いることも
可能である。
−ＩｎＧａＡｓ層１３）を有する２ＤＥＧＦＥＴの場合
について述べたが、ノン・アロイ・オーミック層を有す
る通常のりセスタイブＭＥＳＦＥＴ（金属−半導体ＦＥ
Ｔ）についてもこの２段階エツチング法を用いることも
可能である。
（発明の効果）
以上説明したように、この発明は、２次元電子ガス層を
形成するためのＡｌＧａＡｓ層上にＩｎＧａＡｓ層ある
いはＧａＡｓ層とＩｎＧａＡｓ層を形成し、ＩｎＧａＡ
ｓ層上にソース・ドレインのオーミック電極を形成する
工程、ＡｕＧａＡｓ層もしくはＧａＡｓ層はエツチング
されないかもしくはエチンング速度がおそい選択エツチ
ング液によって、ゲート形成部分のＩ ｎＧａＡｓ層の
みをエツチング除去する第１段階のエツチング工程、つ
づいてＡｕＧａＡｓ層もしくはＧａＡｓ層のリセスエッ
チングを行い、所要深さのリセス溝を形成する第２段階
のエツチング工程、ざらにリセス溝内にゲート電極を形
成する工程とを含むので、選択エツチング液による第１
段階のエツチングで平滑なエツチング面が得られ、この
平滑なエツチング面を出発点とする第２段階のエツチン
グでリセス溝を形成するため、リセス溝の底面は平滑な
面が得られる。したがって、ゲート下方の空乏層が均一
な深さまで拡びるので、静特性、動特性とも良好な半導
体装置を得ることができる利点がある。
形成するためのＡｌＧａＡｓ層上にＩｎＧａＡｓ層ある
いはＧａＡｓ層とＩｎＧａＡｓ層を形成し、ＩｎＧａＡ
ｓ層上にソース・ドレインのオーミック電極を形成する
工程、ＡｕＧａＡｓ層もしくはＧａＡｓ層はエツチング
されないかもしくはエチンング速度がおそい選択エツチ
ング液によって、ゲート形成部分のＩ ｎＧａＡｓ層の
みをエツチング除去する第１段階のエツチング工程、つ
づいてＡｕＧａＡｓ層もしくはＧａＡｓ層のリセスエッ
チングを行い、所要深さのリセス溝を形成する第２段階
のエツチング工程、ざらにリセス溝内にゲート電極を形
成する工程とを含むので、選択エツチング液による第１
段階のエツチングで平滑なエツチング面が得られ、この
平滑なエツチング面を出発点とする第２段階のエツチン
グでリセス溝を形成するため、リセス溝の底面は平滑な
面が得られる。したがって、ゲート下方の空乏層が均一
な深さまで拡びるので、静特性、動特性とも良好な半導
体装置を得ることができる利点がある。
第１図はこの発明の半導体装置の製造方法の一実施例を
示す工程断面図、第２図は従来の半導体装置の製造方法
を示す工程断面図、第３図は、第２図（ｅ）の製造工程
を示す断面図である。 図において、１は半絶縁性基板、２は高純度のＧａＡｓ
層、３は２次元電子ガス（２ＤＥＧ）層、４はｎ型Ａｌ
ＧａＡｓ層、５はｎ型ＧａＡｓ層、８はゲート電極、９
，１０はオーミック電極、１１はホトレジスト、１２は
ホトレジストに設けられた穴、１３はｎ型Ｉ ｎＧａＡ
ｓ層である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図【の
１ ′ （・ ／ 第 １ 図 ぞの２ 第２図 第３図
示す工程断面図、第２図は従来の半導体装置の製造方法
を示す工程断面図、第３図は、第２図（ｅ）の製造工程
を示す断面図である。 図において、１は半絶縁性基板、２は高純度のＧａＡｓ
層、３は２次元電子ガス（２ＤＥＧ）層、４はｎ型Ａｌ
ＧａＡｓ層、５はｎ型ＧａＡｓ層、８はゲート電極、９
，１０はオーミック電極、１１はホトレジスト、１２は
ホトレジストに設けられた穴、１３はｎ型Ｉ ｎＧａＡ
ｓ層である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図【の
１ ′ （・ ／ 第 １ 図 ぞの２ 第２図 第３図
Claims (1)
- ＧａＡｓとＡｌＧａＡｓとのヘテロ接合界面に形成さ
れる２次元電子ガス層を利用した電界効果トランジスタ
において、前記２次元電子ガス層を形成するためのＡｌ
ＧａＡｓ層上にＩｎＧａＡｓ層あるいはＧａＡｓ層とＩ
ｎＧａＡｓ層を形成し、前記ＩｎＧａＡｓ層上にソース
・ドレインのオーミック電極を形成する工程、前記Ａｌ
ＧａＡｓ層もしくはＧａＡｓ層はエッチングされないか
もしくはエチンング速度がおそい選択エッチング液によ
って、ゲート形成部分の前記ＩｎＧａＡｓ層のみをエッ
チング除去する第１段階のエッチング工程、つづいて前
記ＡｌＧａＡｓ層もしくはＧａＡｓ層のリセスエッチン
グを行い、所要深さのリセス溝を形成する第２段階のエ
ッチング工程、さらに前記リセス溝内にゲート電極を形
成する工程とを含むことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9390588A JPH01265573A (ja) | 1988-04-15 | 1988-04-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9390588A JPH01265573A (ja) | 1988-04-15 | 1988-04-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01265573A true JPH01265573A (ja) | 1989-10-23 |
Family
ID=14095497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9390588A Pending JPH01265573A (ja) | 1988-04-15 | 1988-04-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01265573A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04226041A (ja) * | 1990-04-11 | 1992-08-14 | Hughes Aircraft Co | パッシベーションドナー層を備えたｈｅｍｔ構造 |
| JPH04340234A (ja) * | 1991-05-16 | 1992-11-26 | Mitsubishi Electric Corp | 高電子移動度電界効果トランジスタ |
-
1988
- 1988-04-15 JP JP9390588A patent/JPH01265573A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04226041A (ja) * | 1990-04-11 | 1992-08-14 | Hughes Aircraft Co | パッシベーションドナー層を備えたｈｅｍｔ構造 |
| JPH04340234A (ja) * | 1991-05-16 | 1992-11-26 | Mitsubishi Electric Corp | 高電子移動度電界効果トランジスタ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3128601B2 (ja) | 高電子移動度トランジスタ | |
| JPH01265573A (ja) | 半導体装置の製造方法 | |
| JPH0260222B2 (ja) | ||
| JPS5832513B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPS60251671A (ja) | 電界効果形トランジスタおよびその製造方法 | |
| JP3064559B2 (ja) | 高電子移動度トランジスタの製造方法 | |
| JPH01194475A (ja) | 電界効果トランジスタ及びその製造方法 | |
| JP3102947B2 (ja) | ヘテロ接合型電界効果トランジスタの素子間分離方法 | |
| JPS6376380A (ja) | 半導体装置 | |
| JPH02189978A (ja) | 細線電界効果トランジスタ及びその製造方法 | |
| JP2541230B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPS5986268A (ja) | 変調ド−ピング層を動作層とするシヨツトキ−ゲ−ト型電界効果トランジスタ− | |
| JPH0797634B2 (ja) | 電界効果トランジスタとその製造方法 | |
| JPH02273942A (ja) | 高電子移動度トランジスタおよびその製造方法 | |
| KR950007362B1 (ko) | 고속전계효과 트랜지스터 제조방법 및 그 구조 | |
| JPS62274675A (ja) | 電界効果トランジスタの製造方法 | |
| JPS6258154B2 (ja) | ||
| JPS6342177A (ja) | 半導体素子の製造方法 | |
| JPS6232660A (ja) | 半導体装置及びその製造方法 | |
| JPS59126676A (ja) | 電界効果型トランジスタ | |
| JPS60136264A (ja) | 半導体装置の製造方法 | |
| JPH04217329A (ja) | 電界効果トランジスタの製造方法 | |
| JPH01107577A (ja) | 電界効果トランジスタの製造方法 | |
| JPH02273937A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPS59130481A (ja) | シヨツトキゲ−ト電界効果トランジスタ |