JPS6342177A - 半導体素子の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、半導体素子の製造方法に関し、特にセルフ
ァライン技術を用いたｎ型Ｇｅのオーミック電極を有す
る電界効果トランジスタ（以下ＦＥＴという）の製造方
法に関するものである。

（従来の技術） ゲート電極を利用したセルファラインでオーミック電極
を形成するＦＥＴの製造方法については、文献特公昭５
８−３２５１３号公報に記載され、そこでは、半絶縁性
化合物半導体の上に活性なエピタキシャル層が形成され
た基板上にショットキー接合用の金属膜を形成し、この
耐熱性皮膜をマスフとして前記金属膜を選択エツチング
し、前記金属膜と前記エピタキシャル層との間のショッ
トキー障壁を変値させない温度で分子線エピタキシャル
しくは化学気相成長により前記エピタキシャル層と同一
導電型の高濃度半導体領域を形成し、次に前記耐熱性皮
膜をマスクとして前記金属膜をサイドエツチングし、し
かる後、オーミック金属層を蒸着し、次に前記耐熱性皮
膜上の前記オーミック金属層をリフトオフして、前記高
濃度半導体領域にソース電極とドレイン電極とを設ける
ことにより電界効果トランジスタを形成している。

（発明が解決しようとする問題点） しかしながら、従来のセルファライン技術を用いたＦＥ
Ｔの製造方法では、ゲート電極及びゲート電極上のマス
クを利用しエピタキシャル成長あるいはイオン注入によ
５ｎ領域を形成し、このｎ領域上にＡｕＧｅ等の金属を
熱処理によｐｎ領域と共晶させることによりオーミック
接合する電極を形成しているので、ゲート電極によって
制御されない活性層以外のｎ＋領域間を電子が流れてし
まう（ショートチャンネル効果）という問題点を有し、
また熱処理によってＡｕＧｅ等の金属とｎ領域とが横方
向にも拡散するため良好な７ヨツトキー特性を有するＦ
ＥＴを再現性よく製造することが困難であるという問題
点があった。

そこでこの発明は、り９−ト電極に微小間隔を有して離
間したｎ型Ｇｅのソース電極及びドレイン電極を熱処理
を行わずに形成することにより、ソース・ケ゛−ト電極
間抵抗の小さいＦＥＴであって、烙らに、ショートチャ
ンネル効果のない良好なショットキー特性を有するＦＥ
Ｔを再現性よく製造する方法を提供することにある。

（問題点を解決するだめの手段） この発明は前記問題点を解決するために、表層の所定領
域にｎ型の活性層が形成されたＧａＡｓ等の化合物半導
体の基体を準備し、この基体上に前記活性層とショット
キー障壁をなす金属膜を積層し、この金属膜上にこの金
属膜に対して選択除去可能なゲート電極パターンを有す
るパターン体を形成し、このノぐターン体をマスクとし
てパターン体下部を除く前記金属膜をサイドエツチング
を施してエツチング除去することによショットキー１１
１Ｉをなすタート電極を形成し、このゲート電極及び前
記パターン体をマスクとして表面より不純物をイオン注
入することによシｎ領域を形成しおるいは形成せずに、
表面に不純物を含有する単結晶のｎ＋型Ｇｅ層を分子線
エピタキシャル成長（以下ＭＢＥという）法等のエピタ
キシャル成長法により積層した後選択的に除去しさらに
前記パターン体を除去すると共に前記パターン体上のｎ
型Ｇｅ層を除去（リフトオフ）することによシ、前記ゲ
ート電極に微小間隔を有して離間したｎ型Ｇｅのソース
電極及びドレイン電極を形成してＦＥＴを製造するもの
であり、さらに、好ましくは、前記層型Ｇｅ層は基板面
に対して所定角度を有した方向から積層するものである
。

（作用） 以上説明したように、本発明によればパターン体をマス
クとしてサイドエッチを施してゲート電極を形成し、基
板面に対して垂直方向好ましくは所定角度を有した方向
から単結晶のｎ型Ｇｅ層を積層し、前記・ぞターン体上
のｎｆｉＧｅ層をリフトオンすることによジオ−ミック
接合のソース電極及びドレイン電標をセルファライン的
に形成しているので熱処理を行う必要がなく、タート電
極に微小間隔を有して離間したソース電極及びドレイン
電極を制御性良く形成することができる。さらに、本発
明によればソース電極及びドレイン電極を単結晶の層型
Ｇｅで形成しているので、ｎ領域を設けることを必要と
せずｎ型の活性層に対してオーミック接合を形成するこ
とができ、タート電極に制御されない活性層以外のｎ領
域間を流れる電子をなくすことができる。

（実施例） 第１図（ａ）〜（、）は、この発明の第１実施例を説明
するためのＦＥＴの素子断面図であり、以下図面に漬っ
て説明する。

まず、第１図（、）に示すように、半絶縁性Ｇ　ａＡｓ
基板１に２９　ｓ　ｉをドーズ量１〜３　Ｘ　１０　”
ｃｍ−２でイオン注入することによりｎ型活性層２を形
成し、表面にｎ型活性層２に対してショットキー障壁を
なすＷ−Ａ７の金属膜３をスパクタ蒸着し、この金属膜
上に８１０２からなるケ゛−ドックターンのパターン体
４を形成する。

次に第１図（ｂ）に示すように、・々ターン体４をマス
クとして通常の方法によりティドエツチングを施してパ
ターン体４の下部以外の金属膜３を除去しｎ型活性層２
上にＷ−Ａｔのショットキー障壁をなすゲート電極５を
形成し、次に、第１図（ｃ）に示すように、全面に、キ
ャリア濃度が３Ｘ１０　ａｎ　　以上となるようにＡｓ
ドープした単結晶のｎ型Ｇｅ層６をＭＢＥ法により成長
させて、ソース、ドレイン部のノンアロイ（熱処理を行
わない）オーミック接触を形成する。

次に、このｎ型Ｇｅ層６を素子領域に形成した図示しな
いレジストをマスクにしてＳＦ６ガスでドライエツチン
グすることにより素子領域以外のｎ型Ｇｅ層６を除去し
て素子分離を行う。

次に、このレジストを除去した後、フッ酸（ＨＦ）溶液
を用いたリフトオ７工程により、第１図（ｄ）に示すよ
うに５ｉ０２のパターン体４を除去すると共に／？ター
ン体４の上のｎ型Ｇｅ層６を除去してケ゛−ト電極５に
微小間隔を有して離間されたｎ型Ｇｅのソース電極７及
びドレイン電極８をセルファライン的に形成する。

次に、第１図（ｅ）に示すように、リフトオフ法等によ
シ、ソース電極７、ドレイン電極８に対する配線金属９
を形成する。

第２図（、）及び（ｂ）は、この発明の第２実施例を説
明するためのＦＥＴの素子断面図でちゃ、以下図面を用
いて説明する。

まず、第１実施例で述べた同様の方法により、半絶縁性
ＧａＡｓ基板１にｎ型活性層２、ケ゛−ト電極５及びパ
ターン体４を形成した後、第２図（、）に示すように、
パターン体４及びケ゛−ト電極５をマスクとして表面か
らドナーとな／）Ｓｉをドーズ量１〜２Ｘ１０　ｃｍ　
　でイオン注入し、８００℃程度の温度で活性化アニー
ルすることによってセルファライン的にｎ型のソース領
域１７、ドレイン領域１８を形成する。

次に、第１実施例で述べた同様の方法によシ、第２図（
ｂ）に示すように、ソース電極？、ドレイン電極８及び
配線金属９を形成する。

第３図（ａ）及び（ｂ）は、本発明の第３実施例を説明
するためのＦＥＴの素子断面図であシ、以下図面を用い
て説明する。

まず、第１実施例で述べた同様の方法により、半絶縁性
ＧａＡｓ基板１にｎ型活性層２、ゲート電極５及び・ぞ
ターン体４を形成した後、第３図（、）に示すように、
全面に、キャリア濃度が３Ｘ１０”ｆｆ１２以上となる
ようにＡｓドープした単結晶のｎ型Ｇｅ層１６を、基板
１面に対して所定角度を有した方向から一様に、ＭＢＥ
法により成長させて、ソース、ドレイン部のノンアロイ
オーミック接触を形成する。

次に、第１実施例で述べた同様の方法によシ、第３図（
ｂ）に示すように、ｆ−上電極５に微小間隔を有して離
間されたｎ型Ｇｅのソース電極２７及びドレイン電極２
８を形成し、配線金属９を形成する。

この発明の実施例によれば、前述のようにパターン体４
をマスクとしてサイドエッチを施してケ。

−上電極５を形成し、表面に単結晶のｎ型Ｇｅ層を積層
し、前記・母ターン体４上の層型Ｇａ層６をリフトオフ
することによジオ−ミック接合のソース電極７及びドレ
イン電極８をセルファライン的に形成しているので、熱
処理を行う必要がなく、ケ゛−ト電極５に微小間隔を有
して離間したソース電極７及びドレイン電極８を制御性
良く形成することができ、従ってソース電極７・ｆ−上
電極５間の抵抗が小さいＦＥＴを得ることができる。さ
らに、本発明の実施例によればソース電極７及びドレイ
ン電極８を単結晶の計型Ｇｅで形成しているので、基板
にｎ領域を設けることなしにｎ型の活性層に対してオー
ミック接合を形成することができ、ケ°−ト電極洗制御
されないｎ型活性層以外を流れる電子（ショートチャン
ネル効果）をなくすことができ、良好なショットキー特
性を有し九Ｆ’ＥＴを得ることができる。また、本発明
の実施例によればソース電極７及びドレイン電極８を単
結晶の謔型Ｇｅで形成しているので、ＧｅはＧ　ａ　Ａ
　ｓに対して選択的除去が容易であり、従って素子領域
以外のｎ型Ｇｅ層６を容易に除去することができる。ま
た、この発明の第２実施例によれば、前述のように層型
のソース領域１７、ドレイン領域１８をデート電極５に
対してセルファライン的に形成し、さらに、それぞれの
上知単結晶の層型Ｇｅのソース電極７、ドレイン電極８
をセルファライン的に形成しているので、オーミック接
触の抵抗及びソース抵抗を低減することができる。また
、本発明の第３実施例によれば、前述のように層型Ｇｅ
層を基板面に対して所定角度を有した方向から積層し、
このｒ懺ｃ、ｅ層によってソース電極２７及びドレイン
電極２８を形成して層るので、ゲート電極５のサイドエ
ツチング量のみによって制御されずに、ケ゛−ト電極５
に微小間隔を有したソース電極２７及びドレイン電極２
８を形成することができる。

尚、この発明の実施例ではゲート電極５としてＷ−Ａｔ
を用いたが、Ｗ−８ｉ等の他の耐熱性金属を用いてもよ
い。また、パターン体４として５ｉ０２を用いたが、ゲ
ート電極５、ｎ型活性層２に対して影響を与えない溶液
を用いて層型Ｇｅ層６をリフトオフでき、しかも、活性
化アニール工程において変質、反応しないＳｉ３Ｎ４等
の他のものを用いてもよい。また、ｎ型Ｇｅ層６のドラ
イエツチングではＳＦ６ガスを用いたが、ＧａＡｓに対
してＧｅを選択的にエツチングすることができるガスで
あればＣＦ４等の他のガスを用いてもよい。

（発明の効果） 以上詳細に説明したように、この発明の半導体素子の製
造方法によれば、低抵抗のオーミック接触及びソース抵
抗を有し、かつ良好なショットキー特性を有したＦＥＴ
を再現性良く形成することができる。

【図面の簡単な説明】

第１図は本発明の第１実施例を説明するためのＦＥＴの
素子断面図であり、第２図は本発明の第２実施例を説明
するためのＦＥＴの素子断面図であり、第３図は本発明
の第３実施例を説明するためのＦＥＴの素子断面図であ
る。 １・・・半絶縁性ＧａＡｓ基板、２・・・ｎ型活性層、
３・・・金属膜、４・・・パターン体、５・・・ゲート
電極、６・・・層型Ｇｅ層、７，２７・・・ソース電極
、８，２８・・・ドレイン電極、９・・・配線金属、１
７・・・ソース領域、１８・・・ドレイン領域。 特許出願人　　沖電気工業株式会社 ？１し２）（方（３イ月。紮＋ｈ口［ｂｌ！ｒ犯炙茂例
、素手断面図 第３図

Claims (1)

1. 【特許請求の範囲】 １）表層の所定領域にｎ型の活性層が形成された化合物
   半導体の基体を準備する工程と、 該基体上に前記活性層とショットキー障壁をなす金属膜
   を積層する工程と、 該金属膜上に該金属膜に対して選択除去可能なゲート電
   極パターンを有するパターン体を形成する工程と、 該パターン体をマスクとして該パターン体下部を除く前
   記金属膜をサイドエッチングを施してエッチング除去す
   ることによりショットキー障壁をなすゲート電極を形成
   する工程と、 表面に不純物を含有する単結晶のｎ＾＋型Ｇｅ層を積層
   する工程と、 前記ｎ＾＋型Ｇｅ層を選択的に除去しさらに前記パター
   ン体を除去すると共に前記パターン体上のｎ＾＋型Ｇｅ
   層を除去（リフトオフ）することにより、前記ゲート電
   極に微小間隔を有して離間したｎ＾＋型Ｇｅのソース電
   極及びドレイン電極を形成する工程とを備えてなること
   を特徴とする半導体素子の製造方法。 ２）前記ｎ＾＋型Ｇｅ層は基板面に対して所定角度を有
   した方向から積層することを特徴とする特許請求の範囲
   第１項記載の半導体素子の製造方法。