JPH02309634A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02309634A JPH02309634A JP13090489A JP13090489A JPH02309634A JP H02309634 A JPH02309634 A JP H02309634A JP 13090489 A JP13090489 A JP 13090489A JP 13090489 A JP13090489 A JP 13090489A JP H02309634 A JPH02309634 A JP H02309634A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明は化合物半導体のＲＩＢ処理に関わり、エツチン
グ処理によって露呈される下層半導体に損傷を与えるこ
となく上層誘電体を選択的に除去する処理法を提供する
ことを目的とし、６弗化硫黄を反応ガスとするＲＩＥに
より前記上Ｎ誘電体を選択的にエツチング除去する処理
を包含して構成される。
グ処理によって露呈される下層半導体に損傷を与えるこ
となく上層誘電体を選択的に除去する処理法を提供する
ことを目的とし、６弗化硫黄を反応ガスとするＲＩＥに
より前記上Ｎ誘電体を選択的にエツチング除去する処理
を包含して構成される。
〔産業上の利用分野ン
本発明は特定の材料を反応ガスとして使用する反応性イ
オンエツチング（ＲＩ ８）に関わるものである。
オンエツチング（ＲＩ ８）に関わるものである。
化合物半導体に形成された能動素子、例えばＧａＡｓ−
ＭＥＳＦＥＴ、或いはそれを包含する集積回路の形成で
は、誘電体皮膜を選択的にエツチング除去し、下層の半
導体表面を露呈する工程が殆ど不可欠であり、更に、こ
のようにして窓内に露呈された半導体表面には金ｒｆ％
層を被着してショットキ・バリヤを形成することが多い
。
ＭＥＳＦＥＴ、或いはそれを包含する集積回路の形成で
は、誘電体皮膜を選択的にエツチング除去し、下層の半
導体表面を露呈する工程が殆ど不可欠であり、更に、こ
のようにして窓内に露呈された半導体表面には金ｒｆ％
層を被着してショットキ・バリヤを形成することが多い
。
その際、誘電体皮膜の選択的除去をＴ？ＩＨによって行
うと、処理中に露出した下層半導体が反応性のイオンに
被曝されて損傷を受ける。この損傷はシーＩ７）キ・バ
リヤの特性そのものの劣化という形で影響する場合もあ
るが、障壁は形成されてもＭＥＳＦＥＴの素子特性が劣
化するという形で影響が及ぶ場合もある。
うと、処理中に露出した下層半導体が反応性のイオンに
被曝されて損傷を受ける。この損傷はシーＩ７）キ・バ
リヤの特性そのものの劣化という形で影響する場合もあ
るが、障壁は形成されてもＭＥＳＦＥＴの素子特性が劣
化するという形で影響が及ぶ場合もある。
〔従来の技術と発明が解決しようとする課題〕この問題
はへテロ接合ＭＥＳＦＥＴ或いはＨＥＭＴと呼ばれる素
子の形成に於いて特に重大であるが、ここで従来技術に
よるＨＥＭＴの製造工程を示す模式図である第３図を参
照しながらその問題点を述べる。
はへテロ接合ＭＥＳＦＥＴ或いはＨＥＭＴと呼ばれる素
子の形成に於いて特に重大であるが、ここで従来技術に
よるＨＥＭＴの製造工程を示す模式図である第３図を参
照しながらその問題点を述べる。
同図（ａ）に於いて、１は基板、２はｎ” ＡｌｌＧａ
Ａｓ層、３はｎ″ＧａＡｓｆｆＪ、 ４は５ＩＯＪ、５
はフォトレジスト（以下単にレジスト）である、３のｎ
” ＧａＡｓ層はソース又はドレイン（Ｓ／Ｄ）を構成
するもので、チャネル領域では該層は除去される。また
、２のｎ” ＡｌＧａＡｓＮはＨＥＭＴの電子供給層で
あって、２次元電子が形成されるチャネル層は基板ｌの
中に設けられているが、本発明の要件には関わりのない
部分である。から図示されていない、更に、レジスト層
にはゲート電極形成位置に対応する窓が開けられている
。
Ａｓ層、３はｎ″ＧａＡｓｆｆＪ、 ４は５ＩＯＪ、５
はフォトレジスト（以下単にレジスト）である、３のｎ
” ＧａＡｓ層はソース又はドレイン（Ｓ／Ｄ）を構成
するもので、チャネル領域では該層は除去される。また
、２のｎ” ＡｌＧａＡｓＮはＨＥＭＴの電子供給層で
あって、２次元電子が形成されるチャネル層は基板ｌの
中に設けられているが、本発明の要件には関わりのない
部分である。から図示されていない、更に、レジスト層
にはゲート電極形成位置に対応する窓が開けられている
。
これをＩＰ／ＮＨ，Ｆ系のエツチング液によって処理す
ると、同図（ｂ）の如く、ｓｔｏｗ層４が選択的にエツ
チングされ、ｎ″ＧａＡｓ層が現れる。
ると、同図（ｂ）の如く、ｓｔｏｗ層４が選択的にエツ
チングされ、ｎ″ＧａＡｓ層が現れる。
次いでレジストを除去し、Ｃ（１，Ｆ、をエツチング・
ガスとするＲＩＥを施して、同図（Ｃ）に示されるよう
に、チャネル領域のｎ″ＧａＡｓ泗を選択的に除去し、
ＦＥＴのＳ／Ｄを形成する。
ガスとするＲＩＥを施して、同図（Ｃ）に示されるよう
に、チャネル領域のｎ″ＧａＡｓ泗を選択的に除去し、
ＦＥＴのＳ／Ｄを形成する。
この選択エツチングではマスク層がｓｔｏｗ、被エツチ
ング層がＧａＡｓであって、その下のＡｌＧａＡｓとの
エツチング速度比が十分であればよいという条件から、
エツチング・ガスとしてＣＣ１ｍ Ｆ ｇを使用するこ
とが出来る。その場合、ＡｌＧａＡｓが受ける損傷は軽
微であり、熱処理によって完全に回復する程度のもので
あるから、後述するような問題は生じない、また、図示
された断面形状が下部で拡がった形となっているのは、
エピタキシャル結晶の面方位によるものであって、当業
者に周知の如く、意図的になされたものである。
ング層がＧａＡｓであって、その下のＡｌＧａＡｓとの
エツチング速度比が十分であればよいという条件から、
エツチング・ガスとしてＣＣ１ｍ Ｆ ｇを使用するこ
とが出来る。その場合、ＡｌＧａＡｓが受ける損傷は軽
微であり、熱処理によって完全に回復する程度のもので
あるから、後述するような問題は生じない、また、図示
された断面形状が下部で拡がった形となっているのは、
エピタキシャル結晶の面方位によるものであって、当業
者に周知の如く、意図的になされたものである。
続いて同図（ロ）のように、Ｓ／Ｄ電極とゲート電極を
絶縁分離するための５１０２層６を堆積形成する。Ａｌ
ＧａＡｓｊ！との間にシッットキ接合を有するゲート電
極を形成するため、該Ｓ＋Ｏ，Ｊｌ１６に窓を開けるこ
とが必要であるが、そのための処理□としてＣＦ ａを
エツチングガスとするＲＩＥが全面に施される（同図（
ｅ））。
絶縁分離するための５１０２層６を堆積形成する。Ａｌ
ＧａＡｓｊ！との間にシッットキ接合を有するゲート電
極を形成するため、該Ｓ＋Ｏ，Ｊｌ１６に窓を開けるこ
とが必要であるが、そのための処理□としてＣＦ ａを
エツチングガスとするＲＩＥが全面に施される（同図（
ｅ））。
ＳＩＯ，層の断面形状がＳＺＤｗｉ域上で厚いので、ゲ
ート電極形成のための窓開けをエッチバックによって行
うことが出来る。また、ＣＦ ａをエツチング・ガスと
することは被エツチング体がＳＩＯ□であることから選
定されたものであり、ＡｌＧａＡｓとの間のエツチング
比は十分に大である。
ート電極形成のための窓開けをエッチバックによって行
うことが出来る。また、ＣＦ ａをエツチング・ガスと
することは被エツチング体がＳＩＯ□であることから選
定されたものであり、ＡｌＧａＡｓとの間のエツチング
比は十分に大である。
その後、同図（ｆ）のようにタングステン・シリサイド
（ＷＳＩ）等でゲート電極７を形成すればＨＥＭＴが出
来上がるが、同図（ｅ）の工程でＡＩＧａＡｓＪｌが損
傷を受け、素子特性が劣化することが起こる。この状況
が第２図に示されている。
（ＷＳＩ）等でゲート電極７を形成すればＨＥＭＴが出
来上がるが、同図（ｅ）の工程でＡＩＧａＡｓＪｌが損
傷を受け、素子特性が劣化することが起こる。この状況
が第２図に示されている。
第２図はＲＩＥ処理とその後の熱処理によるドレイン電
流の変化状況を示すもので、上記従来技術による場合と
本発明による場合が併記されている。縦軸はドレイン電
流を初期値で規格化したものであり、横にＲＩＥ実施前
後および３種の処理温度による熱処理後のものが並べら
れている。
流の変化状況を示すもので、上記従来技術による場合と
本発明による場合が併記されている。縦軸はドレイン電
流を初期値で規格化したものであり、横にＲＩＥ実施前
後および３種の処理温度による熱処理後のものが並べら
れている。
この図面でｘ印で示されたものがＣＦ、によるＲＩＥを
受けた場合であり、ＲＩＥ直後にはドレイン電流は初期
値の２０％以下に低下し、その後３００℃、３５０℃、
４００℃の熱処理によって僅かに上昇するものの、初期
値の３０％以上に回復することはない。
受けた場合であり、ＲＩＥ直後にはドレイン電流は初期
値の２０％以下に低下し、その後３００℃、３５０℃、
４００℃の熱処理によって僅かに上昇するものの、初期
値の３０％以上に回復することはない。
かかる障害は、ＨＥＭＴの如く、形成対象が５００人を
下回る薄層を有する場合に顕著に現れるが、通常の構造
のＭＥＳＦ已Ｔに於いても若干の影響を及ぼすものであ
る。
下回る薄層を有する場合に顕著に現れるが、通常の構造
のＭＥＳＦ已Ｔに於いても若干の影響を及ぼすものであ
る。
本発明の目的はシッットキ・バリヤ形成のための窓あけ
作業に於いて、窓開けによって露出する下層材料に損傷
を与えることのないＲＩＥ処理法を提供することであり
、それによって素子特性のより優れた半導体装置を形成
する方法を提供することである。
作業に於いて、窓開けによって露出する下層材料に損傷
を与えることのないＲＩＥ処理法を提供することであり
、それによって素子特性のより優れた半導体装置を形成
する方法を提供することである。
〔！ｌ！題を解決するための手段］
上記目的を達成するため、本発明の半導体装置の製造方
法では 化合物半導体層上に誘電体皮膜物が被着された被処理体
に対して６弗化硫黄（ＳＦ、）を反応ガスとするりアク
ティブ・イオン・エツチングを施し、前記誘電体皮膜を
選択的に除去することにより、前記化合物半導体面を露
呈せしめることが行われる。
法では 化合物半導体層上に誘電体皮膜物が被着された被処理体
に対して６弗化硫黄（ＳＦ、）を反応ガスとするりアク
ティブ・イオン・エツチングを施し、前記誘電体皮膜を
選択的に除去することにより、前記化合物半導体面を露
呈せしめることが行われる。
ＳＦ、はＣＦ、に比べて高周波電界による解離度が大で
あり、を効活性種密度が高（なるので、高周波電力や圧
力の条件を同一にした場合、ＳＦ。
あり、を効活性種密度が高（なるので、高周波電力や圧
力の条件を同一にした場合、ＳＦ。
をエツチング・ガスとするＲＩＨのＳｉｎｇに対するエ
ツチング速度は、ＣＦ、によるＲＩＨの３倍以上である
。
ツチング速度は、ＣＦ、によるＲＩＨの３倍以上である
。
そのため、より低い高周波電力でのエツチングが可能と
なり、また処理時間も短縮されることからｔ負傷の程度
が大幅に低減され、熱処理による回復が可能となる。
なり、また処理時間も短縮されることからｔ負傷の程度
が大幅に低減され、熱処理による回復が可能となる。
第１図は本発明をＨＥＭＴの形成に適用した実施例の工
程を示す断面模式図である。以下、同図面を参照しなが
ら説明する。
程を示す断面模式図である。以下、同図面を参照しなが
ら説明する。
同図（ａ）は従来技術である第３図（ａ）と同じ状態の
ものを示しており、ｎ”ＡＩＧａＡＳＮ２の厚さは４０
０〜６００人、ｎ″ＧａＡｓＧａＡｓ層３０００人であ
る。その上に３０００人の３１０１層４とレジスト層５
が積層されている。レジスト層に開けられた窓の寸法り
はＨＥＭＴのチャネル長に略−敗するもので、ここでは
０．５μｍである。
ものを示しており、ｎ”ＡＩＧａＡＳＮ２の厚さは４０
０〜６００人、ｎ″ＧａＡｓＧａＡｓ層３０００人であ
る。その上に３０００人の３１０１層４とレジスト層５
が積層されている。レジスト層に開けられた窓の寸法り
はＨＥＭＴのチャネル長に略−敗するもので、ここでは
０．５μｍである。
第１図（ａ）図から（ｄ）図に至る工程は従来技術と同
様であるから説明は省略し、同図（ｅ）以後の工程を説
明する。
様であるから説明は省略し、同図（ｅ）以後の工程を説
明する。
同図（ｅ）に示されるエッチバックの処理として、ＳＦ
、をエツチング・ガスとするＲＩＥが行われる。処理条
件は、ＳＦ、流Ｗｋ−２０５ｃａｎ、圧力−２Ｐ ａ
ｓ高周波電力密度−０，１１Ｗ／ＣＩ”である、なお、
この条件ではセルフバイアスと通称される電極間電圧は
５０ｖ程度の値となっている。
、をエツチング・ガスとするＲＩＥが行われる。処理条
件は、ＳＦ、流Ｗｋ−２０５ｃａｎ、圧力−２Ｐ ａ
ｓ高周波電力密度−０，１１Ｗ／ＣＩ”である、なお、
この条件ではセルフバイアスと通称される電極間電圧は
５０ｖ程度の値となっている。
また、この時の５ｉＯｆｆｉに対するエツチング速度は
２００人／ａ＋ｉｎ、Ａｊ！ＧａＡｓのそれは５人／ｓ
ｉｎ以下であって、十分なエツチング速度比が得られて
いる。５枚のウェハを単位とするバッチ処理ではエツチ
ング速度のばらつきは３０００人のエツチング量に対し
±２５人であり、処理時間を制御することにより、過不
足のないエツチングを施すことが出来る。
２００人／ａ＋ｉｎ、Ａｊ！ＧａＡｓのそれは５人／ｓ
ｉｎ以下であって、十分なエツチング速度比が得られて
いる。５枚のウェハを単位とするバッチ処理ではエツチ
ング速度のばらつきは３０００人のエツチング量に対し
±２５人であり、処理時間を制御することにより、過不
足のないエツチングを施すことが出来る。
この後、従老技術と同様にＷＳＩのゲート電極７を形成
して、同図（ｆ）の如＜ＨＥＭＴが完成する。
して、同図（ｆ）の如＜ＨＥＭＴが完成する。
本発明のＳＦ、によるＲＩＥと、従来技術のＣＦ、によ
るＲＩＨの影響を比較して示したものが第２図である。
るＲＩＨの影響を比較して示したものが第２図である。
この図は、既に述べたように、縦軸に初期値で規格化し
たドレイン電流をとり、横方向にＲＩＢ処理前、処理後
および３００℃、３５０”Ｃ，４００°Ｃで各２分の熱
処理を施した場合を配置したものである。
たドレイン電流をとり、横方向にＲＩＢ処理前、処理後
および３００℃、３５０”Ｃ，４００°Ｃで各２分の熱
処理を施した場合を配置したものである。
エツチング・ガスと高周波電力の組み合わせを変えたも
の３例について示されているが、×で示されたものが従
来技術に相当し、高周波電力を押さえた場合でも熱処理
による回復が僅かなものであることは既に述べた通りで
ある。これに対し、ＳＦ４によるＲＩＥを施したもので
は、高周波電力が小であればＲＩＢ直後にもドレイン電
流の低下は見られず（・で表示）、高周波電力を大にし
た場合でも３５０°Ｃ以上の熱処理によってドレイン電
流は元の値に回復している（＊で表示）。
の３例について示されているが、×で示されたものが従
来技術に相当し、高周波電力を押さえた場合でも熱処理
による回復が僅かなものであることは既に述べた通りで
ある。これに対し、ＳＦ４によるＲＩＥを施したもので
は、高周波電力が小であればＲＩＢ直後にもドレイン電
流の低下は見られず（・で表示）、高周波電力を大にし
た場合でも３５０°Ｃ以上の熱処理によってドレイン電
流は元の値に回復している（＊で表示）。
（発明の効果〕
ＣＦ ｓによる損傷の影響はＧａＡｓでは比較的軽微で
あり、上述の実施例の如き薄いＡｌＧａＡｓ層で大きく
現れる。概して言えば、フロロカーボン系のエツチング
・ガスではＡｆｆｉＧａＡｓ層に回復不能の損傷を与え
ることは殆ど避けられない。
あり、上述の実施例の如き薄いＡｌＧａＡｓ層で大きく
現れる。概して言えば、フロロカーボン系のエツチング
・ガスではＡｆｆｉＧａＡｓ層に回復不能の損傷を与え
ることは殆ど避けられない。
これに対し本発明の処理法では、上に説明したように、
化合物半導体層がＲＩＢによって受ける１貝傷は極めて
軽微であり、本発明を適用して形成されたＨ Ｅ Ｍ
Ｔの特性は、ゲート長０．２５μｍ１ゲ一ト幅２００μ
ｍの素子で、最小雑音指数（Ｎ Ｆ）−０．５４ｄＢ、
付随利得（Ｇａｓ）−１２，６ｄｎという優れたもので
あった。
化合物半導体層がＲＩＢによって受ける１貝傷は極めて
軽微であり、本発明を適用して形成されたＨ Ｅ Ｍ
Ｔの特性は、ゲート長０．２５μｍ１ゲ一ト幅２００μ
ｍの素子で、最小雑音指数（Ｎ Ｆ）−０．５４ｄＢ、
付随利得（Ｇａｓ）−１２，６ｄｎという優れたもので
あった。
ＳＦ、のように損傷を与えることの少ないエツチング・
ガスとしては、他にＮＦｓがあり、同様の処理によって
類似の効果を上げることが出来る。
ガスとしては、他にＮＦｓがあり、同様の処理によって
類似の効果を上げることが出来る。
第１図は本発明の工程を示す断面模式図、第２図は本発
明の効果を示す図 第３図は従来技術の工程を示す断面模式図、であり、図
に於いて ■は基板 ２はＪＪｆｎ’ＡＪ！ＧａＡｓ層、 ３はｎ” ＧａＡｓ層、 ４はＳｉＯ２， ５はフォトレジスト、 ６はＳｔｏ、、 ７はゲート電極 実施例の工程を示す断面模式図 第 １ 図（その１） ＳＦ、によるＲＩＥ ↓ ↓ ↓ Ｉ １ ↓ ↓ ４１ 実施例の工程を示す断面模式図 第 １ 図（その２） 本発明の効果を示す図 第２図 従来技術の工程を示す断面模式図 ｊｆｇＳ 図（その１）
明の効果を示す図 第３図は従来技術の工程を示す断面模式図、であり、図
に於いて ■は基板 ２はＪＪｆｎ’ＡＪ！ＧａＡｓ層、 ３はｎ” ＧａＡｓ層、 ４はＳｉＯ２， ５はフォトレジスト、 ６はＳｔｏ、、 ７はゲート電極 実施例の工程を示す断面模式図 第 １ 図（その１） ＳＦ、によるＲＩＥ ↓ ↓ ↓ Ｉ １ ↓ ↓ ４１ 実施例の工程を示す断面模式図 第 １ 図（その２） 本発明の効果を示す図 第２図 従来技術の工程を示す断面模式図 ｊｆｇＳ 図（その１）
Claims (1)
- 化合物半導体層上に誘電体皮膜物が被着された被処理体
に対して６弗化硫黄或いは３弗化窒素を反応ガスとする
反応性イオンエッチングを施し、前記誘電体皮膜を選択
的に除去することにより、前記化合物半導体面を露呈せ
しめる処理を包含することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1130904A JP2939269B2 (ja) | 1989-05-24 | 1989-05-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1130904A JP2939269B2 (ja) | 1989-05-24 | 1989-05-24 | 半導体装置の製造方法 |
Publications (2)
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1989
- 1989-05-24 JP JP1130904A patent/JP2939269B2/ja not_active Expired - Lifetime
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