JPH04137737A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明に化合物半導体装置、特Ｖｃ２ＩＲから成るリ
セス構造を有する電界効果製トランジスタの製造方法に
関するものである。

（従来の技術〕 第２図ｔａ＋〜ｌｋｌは従来の２段リセスを有する電界
僧釆型トラ／ジスタ（以下ＦＩＴと呼ぶ）の製造方法を
その工程順に示し丸断面図である。

次にその製造工程について説明する。

まず活性層（！Ｉを有する化合物半導体基板＋１１上に
ソース・ドレイン電極ｔｉｌ＋　１４１を形成し、絶縁
膜ｕ５１を堆積する（＠１図ＩＪＬＩ　）　ａ次に、後
にゲート電極となる部分で開口したレジストマスク＋７
１を形成する（第３１園）・レジストをマスクに異方性
のエツチングで絶縁膜（３）を除去する（粥２図（０）
〕。リセスのエツチングを行う（ＩＰ５ｇ図四）・等方
性エツチング（例えばウェットエツチング）により、絶
縁膜（３１を丈イドエツチングする（第２図ｔｅ；　）
。サイドエツチングした絶縁膜３１ヲマスクに２段目の
リセスのエツチングを行う（＠２図ｔｆ＋）。

ゲート電極（８）の蒸着を行い（第２図（ｇ））、リフ
トオフする（粥２図１ｈｌ　）　ｅ このようにして形成された２段リセス構造を有するＦＩ
Ｔは１通常の１段リセス構造のＦＫＴＫ比べてゲート・
ドレイン間の耐圧が高く。

高出力用素子として優れた性能を有する。

〔発明が解決しようとする課題〕

従来の２段リセス構造のＦＩＴの製造方法は以上のよう
に構成されていたので、２段目のリセスの幅が絶縁膜の
サイドエツチング量で決まり、このサイドエツチング量
は制御することが極めて１翔で、ウェハの面内及びウェ
ハ間でもばらつきが大きく、従って２段目のリセス幅も
ばらつくことになり、素子特性も同様にばらつき２　ｆ
ＲＩＪセス構造のＦＩＴの安定形成に大きな問題点とな
っていた。

この発明は上記のような問題点を解消するためになされ
たもので、２段目のリセスの幅がサイドエツチング量で
はなく、写真製版により規定された一定１となるように
し、安定な２段リセス構造のＦＥＴの製造方法を得るこ
とを目的とする。

〔課題を解決するための手段〕

この発明に係る半導体装置の製造方法に、２段目のリセ
スｇは、エツチングされた絶縁膜の幅によって決まるよ
うに、つまり絶縁膜をサイドエツチングした際にこのサ
イドエツチングは絶縁膜パターンが完全に除去されるま
で行うようにし一定時間以上であれば特に制御を必要と
しない。

〔作用〕

この発明における２段目のリセス幅は最初にエツチング
によりパターニングされた絶縁膜の幅で決まることにな
る。この場合、２段目のリセス幅のウェハの面内、ウェ
ハ間のばらつきは写真製版、絶縁膜のドライエツチング
、及びリセスのウェットエツチング量によることになる
が、従来法においてそのばらつきが絶縁膜のウェットエ
ツチング及びリセスのウェットエツチングにより決まっ
ていたのに比べると格段に小さな量ｖｃ抑えることが可
能となる。

〔実ｍ例〕

以下、この発明の一実１Ｎを図について説明する◎ ＠１図（＆１〜Ｉ勾はこの発明の一実施列である２段リ
セス構造のＦＩＴの製造工程を示す断面図である。

なお１図中符号は前記従来のものと同一につき説明は省
略する。図において、Ｉ６１はレジスト−である。

次に製造工程について説明する。

まず、活性層（２１ヲ有する化合物半導体基板Ｉｌｌ上
に、ソース及びドレイン磁極１３１１４１を形成した後
、絶縁＋１！Ｉ　＋ｌｌｌを堆積する（第１図（＆））
。次にレジストパターン１Ｂ）を形成し、絶Ｊｌｉ　Ｉ
ｌｌ　ｔｅｌ　ｋドライエツチングすることにより、ソ
ース・ドレイン電極：Ｉ＋　１４１間に所望の幅全有す
る絶縁膜パターン（６１を形成する（粥１図ｆｂ＋　）
。

前工程で形成した絶縁膜パターン上で開口するレジスト
パターン（７）全形成する（第１図（０１）。

レジストパターン（７１をマスクに絶縁１１！ｌＬ４を
異方性エツチングするｃ第１図１（１１）。

レジスト（））と絶縁膜１５１　’？マスクにリセスエ
ッチングを行う（第１図１ｅ、　）　。

ウェットエツチングにより、絶縁１Ｉｌｉｌを完全に除
去する（第１図（ｆｌ）。

レジスト１７１のみをマスクとして、２段目のリセスエ
ッチングを行う（第１図ｔｆｌ）’ａゲート電極（８）
を蒸着する（第１回向）。

リフトオフを行って、ＭＫ８ＦＩＴ（ショットキーゲー
ト電極聾電界効果トランジスタ）が完成する（第１図（
ＩＪ）。

〔発明の効果〕

以上のようにこの発明＋Ｃよれば、２段リセス型ＭＥ８
１ＦＫＴｋ形成するにあたって、２段目のリセス幅は最
初に形成した絶縁膜パターンの幅で決まるようにしたの
で、ウェハ内、ウェハ間で２段目のリセスＩＩＩｗを安
定に形成することができ、素子特性の均一性の向上を期
待できる。

【図面の簡単な説明】

第１図１ａｌ〜（１）はこの発明の一実施例である２段
リセス構造のＦＩＴの製造工程を示す断面図Ｗｃ８図に
従来の２段リセス構造のＦＩＩＣＴ製造工程を示す断面
図である。 図においてｉｌｌは半絶縁性化合物半導体基板。 ２）は活性層、１３）はソース電極、１４）はドレイン
電極、・５１Ｆｉ絶縁膜、・６１．ｔｅｌはレジスト％
（８１はゲート金属を示す なお、図中、同−符１丁同−又は相当部分を事す。

Claims (1)

【特許請求の範囲】
1. ２段リセス構造を有する化合物半導体電界効果型トラン
   ジスタの製造方法において、活性層をその表面に有する
   化合物半導体基板上にオーミック電極を形成し、絶縁膜
   を堆積する第１の工程と、後の２段目リセスの幅となる
   部分以外の絶縁膜をエッチング除去する第２の工程と、
   前記基板上に残つた前記絶縁膜上で開口するレジストパ
   ターンを形成する第３の工程と、前記レジストパターン
   をマスクとし前記絶縁膜を異方性エッチングし基板表面
   を露出させた後、リセスエツチングを行う第４の工程と
   、等方性のエッチングにより前記絶縁膜を除去し、２段
   目のリセスエツチングを行う第５の工程と、ゲート電極
   を前記レジストマスクを用いて蒸着リフトオフにより形
   成することを特徴とする半導体装置の製造方法。