JPH0595004A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
- Publication number
- JPH0595004A JPH0595004A JP10640091A JP10640091A JPH0595004A JP H0595004 A JPH0595004 A JP H0595004A JP 10640091 A JP10640091 A JP 10640091A JP 10640091 A JP10640091 A JP 10640091A JP H0595004 A JPH0595004 A JP H0595004A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- opening
- recess
- etching
- width
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】 （修正有）
【目的】リソグラフィ法の寸法精度以下の幅のゲート電
極リセス構造を制御性よく作成する。 【構成】第１段目のリセス６を形成した後に開口部側壁
に第３の絶縁膜３を形成している。この第３の絶縁膜の
厚さだけ開口幅を狭くすることができ、同時に第２のリ
セス７のエッチング時に第１のリセスがエッチングされ
変形することもない。 【効果】短ゲート長で、再現性のよい２段リセス構造を
有するＦＥＴを高い歩留まりで作成できる。
極リセス構造を制御性よく作成する。 【構成】第１段目のリセス６を形成した後に開口部側壁
に第３の絶縁膜３を形成している。この第３の絶縁膜の
厚さだけ開口幅を狭くすることができ、同時に第２のリ
セス７のエッチング時に第１のリセスがエッチングされ
変形することもない。 【効果】短ゲート長で、再現性のよい２段リセス構造を
有するＦＥＴを高い歩留まりで作成できる。
Description
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタ、
特にリセス構造を有するショットキー接合型電界効果ト
ランジスタの製造方法に関する。
特にリセス構造を有するショットキー接合型電界効果ト
ランジスタの製造方法に関する。
【０００２】
【従来の技術】ＧａＡｓを半導体材料とするショットキ
ー接合型電界効果トランジスタ（以下、ＦＥＴという）
は、マイクロ波帯域等の能動素子として多数用いられて
いる。これらのＦＥＴでは、ゲート長を短くして遮断周
波数等の高周波特性を向上させ、ソース抵抗（ゲート・
ソース電極間の寄性抵抗）を減少させ、伝達コンダクタ
ンスｇｍを増大させ、しかもゲート耐圧を確保すること
が必要とされる。このためＦＥＴは、種々の微細加工技
術を駆使して製造されている。
ー接合型電界効果トランジスタ（以下、ＦＥＴという）
は、マイクロ波帯域等の能動素子として多数用いられて
いる。これらのＦＥＴでは、ゲート長を短くして遮断周
波数等の高周波特性を向上させ、ソース抵抗（ゲート・
ソース電極間の寄性抵抗）を減少させ、伝達コンダクタ
ンスｇｍを増大させ、しかもゲート耐圧を確保すること
が必要とされる。このためＦＥＴは、種々の微細加工技
術を駆使して製造されている。
【０００３】ゲート耐圧の確保とソース抵抗の低減を両
立させる構造として、ドレイン・ソース電極間の半導体
部分を堀込み、そこにゲート電極を設けたリセス構造が
有効である。とくに、２段に堀込みを設けた２段リセス
構造では、高周波特性においてゲインおよびパワー特性
が改善される。
立させる構造として、ドレイン・ソース電極間の半導体
部分を堀込み、そこにゲート電極を設けたリセス構造が
有効である。とくに、２段に堀込みを設けた２段リセス
構造では、高周波特性においてゲインおよびパワー特性
が改善される。
【０００４】次に、このような２段リセス構造の従来技
術による製造工程（H.M.Macksey;IEEE Trans.Electron
Devices,vol.ED-33.,No.11,1986）を図２により説明す
る。
術による製造工程（H.M.Macksey;IEEE Trans.Electron
Devices,vol.ED-33.,No.11,1986）を図２により説明す
る。
【０００５】図２（ａ）に示すように、半導体基板２１
上に第１のレジスト層２２、第２のレジスト層２３、Ｇ
ｅ層２４、第３のレジスト層２５を順次形成する。電子
ビームリソグラフィ法により、ゲート電極幅（ゲート
長）に相当する幅の第１の開口２６を第３のレジスト層
２５に形成する。第３のレジスト層２５をマスクとし
て、反応性イオンエッチング（ＲＩＥ）によりＧｅ層２
４、第２のレジスト層２３および第１のレジスト層２２
を順次エッチングして半導体基板２１を露出させる。こ
の露出した半導体基板２１を選択的にエッチングして深
いリセス２７を形成する。
上に第１のレジスト層２２、第２のレジスト層２３、Ｇ
ｅ層２４、第３のレジスト層２５を順次形成する。電子
ビームリソグラフィ法により、ゲート電極幅（ゲート
長）に相当する幅の第１の開口２６を第３のレジスト層
２５に形成する。第３のレジスト層２５をマスクとし
て、反応性イオンエッチング（ＲＩＥ）によりＧｅ層２
４、第２のレジスト層２３および第１のレジスト層２２
を順次エッチングして半導体基板２１を露出させる。こ
の露出した半導体基板２１を選択的にエッチングして深
いリセス２７を形成する。
【０００６】次に、図２（ｂ）に示すように、第１の開
口２６のうち第１のレジスト２２の側壁のみを化学エッ
チングすることにより、幅広の第２の開口２８を形成す
る。第２の開口２８に露出した半導体基板２１を選択的
にエッチングして浅いリセス２９を形成する。
口２６のうち第１のレジスト２２の側壁のみを化学エッ
チングすることにより、幅広の第２の開口２８を形成す
る。第２の開口２８に露出した半導体基板２１を選択的
にエッチングして浅いリセス２９を形成する。
【０００７】最後に、図２（ｃ）に示すように、ゲート
金属を全面に蒸着した後、第１のレジスト層２２、第２
のレジスト層２３およびＧｅ層２４を除去すること（リ
フトオフ法）によりゲート電極３０を形成する。
金属を全面に蒸着した後、第１のレジスト層２２、第２
のレジスト層２３およびＧｅ層２４を除去すること（リ
フトオフ法）によりゲート電極３０を形成する。
【０００８】
【発明が解決しようとする課題】このような従来技術の
よる製造工程において、ゲート長および深いリセスの幅
はリソグラフィ法の寸法精度以下とすることはできな
い。そのため、サブミクロンの短ゲート長を作成する場
合は、電子ビームリソグラフィ法を用いる必要があり、
生産性が低い。
よる製造工程において、ゲート長および深いリセスの幅
はリソグラフィ法の寸法精度以下とすることはできな
い。そのため、サブミクロンの短ゲート長を作成する場
合は、電子ビームリソグラフィ法を用いる必要があり、
生産性が低い。
【０００９】また、深いリセスを形成した後、深いリセ
スを含む幅広の浅いリセスをエッチングにより形成して
いるため、リセス構造の制御が難しい。
スを含む幅広の浅いリセスをエッチングにより形成して
いるため、リセス構造の制御が難しい。
【００１０】本発明は、このような課題を解決したもの
で、その目的はリソグラフィ法の寸法精度以下の幅のリ
セス構造を制御性よく作成するＦＥＴの製造方法を提供
するものである。
で、その目的はリソグラフィ法の寸法精度以下の幅のリ
セス構造を制御性よく作成するＦＥＴの製造方法を提供
するものである。
【００１１】
【課題を解決するための手段及び作用】本発明による電
界効果トランジスタの製造方法は、半導体上に第１の絶
縁膜および第２の絶縁膜を順次形成する工程、前記第２
の絶縁膜にゲート電極に対応した開口上部を設ける工
程、該開口上部に対応し該開口上部よりも幅広の開口下
部を前記第１の絶縁膜に設ける工程、該開口下部の幅に
対応した領域の前記半導体をエッチングして第１段目の
リセスを形成する工程、前記開口上部・開口下部の側壁
および底部に第３の絶縁膜を堆積する工程、異方性エッ
チングにより、前記底部の第３の絶縁膜を除去すること
で前記側壁部分の第３の絶縁膜を残す工程、および、前
記底部に露出する前記半導体をエッチングして第２段目
のリセスを形成し、ゲート電極を形成する工程を順次行
うことを要旨とするものである。
界効果トランジスタの製造方法は、半導体上に第１の絶
縁膜および第２の絶縁膜を順次形成する工程、前記第２
の絶縁膜にゲート電極に対応した開口上部を設ける工
程、該開口上部に対応し該開口上部よりも幅広の開口下
部を前記第１の絶縁膜に設ける工程、該開口下部の幅に
対応した領域の前記半導体をエッチングして第１段目の
リセスを形成する工程、前記開口上部・開口下部の側壁
および底部に第３の絶縁膜を堆積する工程、異方性エッ
チングにより、前記底部の第３の絶縁膜を除去すること
で前記側壁部分の第３の絶縁膜を残す工程、および、前
記底部に露出する前記半導体をエッチングして第２段目
のリセスを形成し、ゲート電極を形成する工程を順次行
うことを要旨とするものである。
【００１２】なお、開口下部を選択性エッチングにより
形成すること、第２段目のリセスのが第１段目のリセス
よりも深いことが望ましい。
形成すること、第２段目のリセスのが第１段目のリセス
よりも深いことが望ましい。
【００１３】本発明によれば、第１段目のリセスを形成
した後に開口部側壁に第３の絶縁膜を形成している。し
たがって、この第３の絶縁膜の厚さだけ開口幅を狭くす
ることができ、同時に第２のリセスのエッチング時に第
１のリセスがエッチングされ変形することもない。
した後に開口部側壁に第３の絶縁膜を形成している。し
たがって、この第３の絶縁膜の厚さだけ開口幅を狭くす
ることができ、同時に第２のリセスのエッチング時に第
１のリセスがエッチングされ変形することもない。
【００１４】
【実施例】本発明の一実施例であるＦＥＴの製造工程を
図１（ａ）〜（ｄ）を用いて以下に説明する。
図１（ａ）〜（ｄ）を用いて以下に説明する。
【００１５】図１（ａ）に示すように、半絶縁性のＧa
Ａs半導体からなる半導体基板１０の表面上に窒化シリ
コン膜（厚さ：０．１μｍ）からなる第１の絶縁膜１を
プラズマＣＶＤ法により形成し、その上に酸化シリコン
膜（厚さ：０．３５μｍ）からなる第２の絶縁膜２をス
パッタ法によりを形成する。あらかじめ、半導体基板１
０には活性層となるｎ型領域１１、および、このｎ型領
域１１とオーミック接合するソース電極１２・ドレイン
電極１３が設けられている。
Ａs半導体からなる半導体基板１０の表面上に窒化シリ
コン膜（厚さ：０．１μｍ）からなる第１の絶縁膜１を
プラズマＣＶＤ法により形成し、その上に酸化シリコン
膜（厚さ：０．３５μｍ）からなる第２の絶縁膜２をス
パッタ法によりを形成する。あらかじめ、半導体基板１
０には活性層となるｎ型領域１１、および、このｎ型領
域１１とオーミック接合するソース電極１２・ドレイン
電極１３が設けられている。
【００１６】次に、ソース電極１２とドレイン電極１３
間のゲート電極１４を設ける領域（幅：０．５μｍ）を
開口したフォトレジスト（図示せず）を形成する。この
フォトレジストをマスクとして、ＣＨＦ3ガスおよびＡ
ｒガスを用いた反応性イオンエッチングにより第２の絶
縁膜２のみを選択的に異方性エッチングし、フォトレジ
ストの開口に対応した開口上部４を形成する。この異方
性エッチングは、反応性イオンビームエッチングにより
行うこともできる。
間のゲート電極１４を設ける領域（幅：０．５μｍ）を
開口したフォトレジスト（図示せず）を形成する。この
フォトレジストをマスクとして、ＣＨＦ3ガスおよびＡ
ｒガスを用いた反応性イオンエッチングにより第２の絶
縁膜２のみを選択的に異方性エッチングし、フォトレジ
ストの開口に対応した開口上部４を形成する。この異方
性エッチングは、反応性イオンビームエッチングにより
行うこともできる。
【００１７】図１（ｂ）に示すように、第２の絶縁膜２
（または、フォトレジスト）をマスクとして、ＣＦ4ガ
スおよびＯ2ガスを用いた反応性イオンエッチングによ
り第１の絶縁膜１の側壁のみを選択的に等方性エッチン
グする。このエッチングにより第１の絶縁膜１のみがサ
イドエッチングされるため、開口上部４よりも幅の広い
開口下部５が形成される。開口下部５の底部に露出した
半導体基板１０を選択的に等方性エッチングことによ
り、リセス幅Ｌg1＝０．８５μｍの第１のリセス６を形
成する。このときのエッチヤントとしては、ＮＨ4Ｏ
Ｈ：Ｈ2Ｏ2：Ｈ2Ｏ＝１００：１５：５００を用いるこ
とができる。第１のリセス幅Ｌg1は、第１の絶縁膜１の
サイドエッチング量を調整することにより正確に制御で
きる。
（または、フォトレジスト）をマスクとして、ＣＦ4ガ
スおよびＯ2ガスを用いた反応性イオンエッチングによ
り第１の絶縁膜１の側壁のみを選択的に等方性エッチン
グする。このエッチングにより第１の絶縁膜１のみがサ
イドエッチングされるため、開口上部４よりも幅の広い
開口下部５が形成される。開口下部５の底部に露出した
半導体基板１０を選択的に等方性エッチングことによ
り、リセス幅Ｌg1＝０．８５μｍの第１のリセス６を形
成する。このときのエッチヤントとしては、ＮＨ4Ｏ
Ｈ：Ｈ2Ｏ2：Ｈ2Ｏ＝１００：１５：５００を用いるこ
とができる。第１のリセス幅Ｌg1は、第１の絶縁膜１の
サイドエッチング量を調整することにより正確に制御で
きる。
【００１８】そして、図１（ｃ）に示すように、酸化シ
リコン膜（厚さ：０．２５μｍ）からなる第３の絶縁膜
３をスパッタ法により全面に形成する。この第３の絶縁
膜３は、第２の絶縁膜２の表面のみでなく、開口上部４
・開口下部５の側壁および底部にも形成される。
リコン膜（厚さ：０．２５μｍ）からなる第３の絶縁膜
３をスパッタ法により全面に形成する。この第３の絶縁
膜３は、第２の絶縁膜２の表面のみでなく、開口上部４
・開口下部５の側壁および底部にも形成される。
【００１９】ＣＨＦ3ガスおよびＡｒガスを用いた反応
性イオンエッチングにより半導体基板１０の全面の第３
の絶縁膜３を選択的に異方性エッチングすることによ
り、開口上部４・開口下部５の側壁に第３の絶縁膜３を
残したまま、半導体基板１０の表面が開口下部５の底部
に露出する。この異方性エッチングは、反応性イオンビ
ームエッチングにより行うこともできる。
性イオンエッチングにより半導体基板１０の全面の第３
の絶縁膜３を選択的に異方性エッチングすることによ
り、開口上部４・開口下部５の側壁に第３の絶縁膜３を
残したまま、半導体基板１０の表面が開口下部５の底部
に露出する。この異方性エッチングは、反応性イオンビ
ームエッチングにより行うこともできる。
【００２０】開口下部５の底部に露出した半導体基板１
０を選択的にエッチングことにより、リセス幅Ｌg2＝
０．２５μｍの第２のリセス７を形成する。このときの
エッチヤントとしては、ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝１
００：１５：５００を用いることができる。第２のリセ
ス幅Ｌg2は、ゲート長とほぼ等しく、開口上部４・開口
下部５の側壁に残された第３の絶縁膜３’の厚みにより
正確に制御できる。
０を選択的にエッチングことにより、リセス幅Ｌg2＝
０．２５μｍの第２のリセス７を形成する。このときの
エッチヤントとしては、ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝１
００：１５：５００を用いることができる。第２のリセ
ス幅Ｌg2は、ゲート長とほぼ等しく、開口上部４・開口
下部５の側壁に残された第３の絶縁膜３’の厚みにより
正確に制御できる。
【００２１】最後に、図１（ｄ）に示すように、リフト
オフ法により開口上部４・開口下部５に金属膜を形成し
ゲート電極１４とする。
オフ法により開口上部４・開口下部５に金属膜を形成し
ゲート電極１４とする。
【００２２】したがって、本実施例によればフォトレジ
ストの開口幅よりも狭いゲート長とすることができる。
また、側壁に残された第３の絶縁膜３’上にもゲート電
極１４を設けているので、ゲート内部抵抗を下げること
もできる。
ストの開口幅よりも狭いゲート長とすることができる。
また、側壁に残された第３の絶縁膜３’上にもゲート電
極１４を設けているので、ゲート内部抵抗を下げること
もできる。
【００２３】
【発明の効果】以上説明したように、本発明による電界
効果トランジスタの製造方法は、半導体上に第１の絶縁
膜および第２の絶縁膜を順次形成する工程、前記第２の
絶縁膜にゲート電極に対応した開口上部を設ける工程、
該開口上部に対応し該開口上部よりも幅広の開口下部を
前記第１の絶縁膜に設ける工程、該開口下部の幅に対応
した領域の前記半導体をエッチングして第１段目のリセ
スを形成する工程、前記開口上部・開口下部の側壁およ
び底部に第３の絶縁膜を堆積する工程、異方性エッチン
グにより、前記底部の第３の絶縁膜を除去することで前
記側壁部分の第３の絶縁膜を残す工程、および、前記底
部に露出する前記半導体をエッチングして第２段目のリ
セスを形成し、ゲート電極を形成する工程を順次行うこ
とを要旨とするものである。
効果トランジスタの製造方法は、半導体上に第１の絶縁
膜および第２の絶縁膜を順次形成する工程、前記第２の
絶縁膜にゲート電極に対応した開口上部を設ける工程、
該開口上部に対応し該開口上部よりも幅広の開口下部を
前記第１の絶縁膜に設ける工程、該開口下部の幅に対応
した領域の前記半導体をエッチングして第１段目のリセ
スを形成する工程、前記開口上部・開口下部の側壁およ
び底部に第３の絶縁膜を堆積する工程、異方性エッチン
グにより、前記底部の第３の絶縁膜を除去することで前
記側壁部分の第３の絶縁膜を残す工程、および、前記底
部に露出する前記半導体をエッチングして第２段目のリ
セスを形成し、ゲート電極を形成する工程を順次行うこ
とを要旨とするものである。
【００２４】本発明によれば、開口上部の幅よりも狭い
ゲート長を再現性よく得ることができ、同時に、第１、
第２のリセスをそれぞれ独立のエッチングにより形成す
ることができる。したがって、短ゲート長で、再現性の
よい２段リセス構造を有するＦＥＴを高い歩留まりで作
成することができる。
ゲート長を再現性よく得ることができ、同時に、第１、
第２のリセスをそれぞれ独立のエッチングにより形成す
ることができる。したがって、短ゲート長で、再現性の
よい２段リセス構造を有するＦＥＴを高い歩留まりで作
成することができる。
【図１】本発明による電界効果トランジスタの製造工程
を説明するための概念図である。
を説明するための概念図である。
【図２】従来技術による電界効果トランジスタの製造工
程を説明するための概念図である。
程を説明するための概念図である。
１…第１の絶縁膜、 ２…第２の絶縁膜、３
…第３の絶縁膜、 ４…開口、５…開口部、
６…第１のリセス、７…第２のリセス、
10…半導体基板、11…ｎ型領域、
12…ソース電極、13…ドレイン電極、
14…ゲート電極。
…第３の絶縁膜、 ４…開口、５…開口部、
６…第１のリセス、７…第２のリセス、
10…半導体基板、11…ｎ型領域、
12…ソース電極、13…ドレイン電極、
14…ゲート電極。
Claims (1)
- 【請求項１】 半導体上に第１の絶縁膜および第２の絶
縁膜を順次形成する工程、 前記第２の絶縁膜にゲート電極に対応した開口上部を設
ける工程、 該開口上部に対応し該開口上部よりも幅広の開口下部を
前記第１の絶縁膜に設ける工程、 該開口下部の幅に対応した領域の前記半導体をエッチン
グして第１段目のリセスを形成する工程、 前記開口上部・開口下部の側壁および底部に第３の絶縁
膜を堆積する工程、 異方性エッチングにより、前記底部の第３の絶縁膜を除
去することで前記側壁部分の第３の絶縁膜を残す工程、
および、 前記底部に露出する前記半導体をエッチングして第２段
目のリセスを形成し、ゲート電極を形成する工程を順次
行うことを特徴とした電界効果トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10640091A JPH0595004A (ja) | 1991-04-12 | 1991-04-12 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10640091A JPH0595004A (ja) | 1991-04-12 | 1991-04-12 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0595004A true JPH0595004A (ja) | 1993-04-16 |
Family
ID=14432643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10640091A Pending JPH0595004A (ja) | 1991-04-12 | 1991-04-12 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0595004A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003059949A (ja) * | 2001-08-20 | 2003-02-28 | Nec Corp | 電界効果トランジスタ及び電界効果トランジスタの製造方法 |
| JP2005026325A (ja) * | 2003-06-30 | 2005-01-27 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
-
1991
- 1991-04-12 JP JP10640091A patent/JPH0595004A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003059949A (ja) * | 2001-08-20 | 2003-02-28 | Nec Corp | 電界効果トランジスタ及び電界効果トランジスタの製造方法 |
| JP2005026325A (ja) * | 2003-06-30 | 2005-01-27 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04223342A (ja) | 半導体装置のゲート電極とその製造方法 | |
| EP0439114B1 (en) | Method of manufacturing semiconductor device having gate electrode self-aligned to source and drain electrodes | |
| US4997779A (en) | Method of making asymmetrical gate field effect transistor | |
| JPH06177159A (ja) | 電界効果トランジスタ及びその製造方法 | |
| EP0447840B1 (en) | Compound semiconducteur device manufacturing process and a compound semiconducteur device manufactured by the same | |
| US5231040A (en) | Method of making a field effect transistor | |
| EP0892441A2 (en) | Field effect transistor with recessed gate and a method for manufacturing the same | |
| JPH0595004A (ja) | 電界効果トランジスタの製造方法 | |
| JP2000223504A (ja) | 電界効果型半導体装置およびその製造方法 | |
| JP2861415B2 (ja) | バイポーラトランジスタの製造方法 | |
| JP2674495B2 (ja) | 半導体装置 | |
| JP2893776B2 (ja) | 半導体装置の製造方法 | |
| JP3077653B2 (ja) | 電界効果トランジスタ及びその製造方法 | |
| JPS62115782A (ja) | 半導体装置の製造方法 | |
| JPH05211170A (ja) | 電界効果トランジスタの製造方法 | |
| JP2000021900A (ja) | 電界効果トランジスタの製造方法 | |
| JPH0997801A (ja) | 半導体装置の製造方法 | |
| JPS59114826A (ja) | 半導体装置の製造方法 | |
| JP2001308110A (ja) | 半導体装置 | |
| JPH04274332A (ja) | 半導体装置の製造方法 | |
| JPH04137737A (ja) | 半導体装置の製造方法 | |
| JPH05283438A (ja) | ２段リセス型ｆｅｔの製造方法 | |
| JPS6232661A (ja) | 電界効果トランジスタの製造方法 | |
| JPS59224178A (ja) | 電界効果トランジスタの製造方法 | |
| JPH03105929A (ja) | ショットキー障壁接合ゲート型電界効果トランジスタの製造方法 |