JPH0997801A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0997801A JPH0997801A JP27369095A JP27369095A JPH0997801A JP H0997801 A JPH0997801 A JP H0997801A JP 27369095 A JP27369095 A JP 27369095A JP 27369095 A JP27369095 A JP 27369095A JP H0997801 A JPH0997801 A JP H0997801A
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- mask
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Abstract
(57)【要約】
【目的】 少ない工数の方法により、自己整合的に非対
称形状のリセスを形成しうるようにする。 【構成】 ＧａＡｓ基板１上にソース電極２とドレイン
電極３を形成した後、ゲート形成領域からドレイン側領
域を覆うように絶縁膜４を形成する〔（ａ）図〕。ゲー
ト形成領域上に開口を有するフォトレジスト膜５を形成
する〔（ｂ）図〕。絶縁膜４を所定の深さにサイドエッ
チングする〔（ｃ）図〕。絶縁膜４及びフォトレジスト
膜５をマスクに基板をエッチングしてリセス６を形成す
る〔（ｄ）図〕。リフトオフ法によりゲート電極７を形
成する〔（ｅ）図〕。
称形状のリセスを形成しうるようにする。 【構成】 ＧａＡｓ基板１上にソース電極２とドレイン
電極３を形成した後、ゲート形成領域からドレイン側領
域を覆うように絶縁膜４を形成する〔（ａ）図〕。ゲー
ト形成領域上に開口を有するフォトレジスト膜５を形成
する〔（ｂ）図〕。絶縁膜４を所定の深さにサイドエッ
チングする〔（ｃ）図〕。絶縁膜４及びフォトレジスト
膜５をマスクに基板をエッチングしてリセス６を形成す
る〔（ｄ）図〕。リフトオフ法によりゲート電極７を形
成する〔（ｅ）図〕。
Description
【０００１】
【発明の属する技術分野】本発明はショットキーゲート
型の電界効果トランジスタを有する半導体装置の製造方
法に関し、特に非対称リセス構造のトランジスタを有す
る半導体装置の製造方法に関する。
型の電界効果トランジスタを有する半導体装置の製造方
法に関し、特に非対称リセス構造のトランジスタを有す
る半導体装置の製造方法に関する。
【０００２】
【従来の技術】低雑音、高遮断周波数が要求されるトラ
ンジスタや高速動作が望まれる論理回路用トランジスタ
には、ＧａＡｓ等の化合物半導体を使用した電界効果ト
ランジスタ（ＭＥＳＦＥＴ）が用いられるが、この種Ｆ
ＥＴでは、ソース抵抗Ｒｓの低減、高耐圧化などを目的
としてリセス構造が採用されることが多い。而して、リ
セス構造のＭＥＳＦＥＴでは、通常は、ゲートがリセス
の中央に、従ってゲートがソースとドレインの中央にあ
る対称リセス構造が用いられるが、より高性能化のため
に、非対称リセス構造が採用されることもある。非対称
リセス構造のＭＥＳＦＥＴでは、ソース抵抗Ｒｓの低
減、相互コンダクタンスｇm の増大およびドレイン耐圧
の向上を実現することができ、マイクロ波帯において出
力電力、効率の向上や低歪み化を図ることができる。
ンジスタや高速動作が望まれる論理回路用トランジスタ
には、ＧａＡｓ等の化合物半導体を使用した電界効果ト
ランジスタ（ＭＥＳＦＥＴ）が用いられるが、この種Ｆ
ＥＴでは、ソース抵抗Ｒｓの低減、高耐圧化などを目的
としてリセス構造が採用されることが多い。而して、リ
セス構造のＭＥＳＦＥＴでは、通常は、ゲートがリセス
の中央に、従ってゲートがソースとドレインの中央にあ
る対称リセス構造が用いられるが、より高性能化のため
に、非対称リセス構造が採用されることもある。非対称
リセス構造のＭＥＳＦＥＴでは、ソース抵抗Ｒｓの低
減、相互コンダクタンスｇm の増大およびドレイン耐圧
の向上を実現することができ、マイクロ波帯において出
力電力、効率の向上や低歪み化を図ることができる。
【０００３】しかし、この非対称リセスの従前の製造方
法では、リセスとゲート電極とを別々のリソグラフィ工
程により形成していたので、パターン形成精度は、光学
露光法におけるマスク位置合わせ精度あるいは電子ビー
ム直接描画法におけるパターン重ね合わせ精度に依存し
ており、ばらつきを少なく高精度に製作することが困難
であった。そのため、非対称リセスを有するＦＥＴを自
己整合的に製造する方法が種々検討されている。
法では、リセスとゲート電極とを別々のリソグラフィ工
程により形成していたので、パターン形成精度は、光学
露光法におけるマスク位置合わせ精度あるいは電子ビー
ム直接描画法におけるパターン重ね合わせ精度に依存し
ており、ばらつきを少なく高精度に製作することが困難
であった。そのため、非対称リセスを有するＦＥＴを自
己整合的に製造する方法が種々検討されている。
【０００４】それらの製造方法の１つとして、特開平３
−２９３７３３号公報に記載された製造方法が知られて
いる。以下、図３を参照してこの従来技術によるＦＥＴ
の製造方法について説明する。図３（ａ）に示すよう
に、チャネル層（図示せず）が形成されたＧａＡｓ基板
１上に、ソース電極２とドレイン電極３を形成した後、
第１の絶縁膜４ａを形成し、そしてソース電極２とドレ
イン電極３の中央よりも左側の第１の絶縁膜４ａを除去
する。次に、図３（ｂ）に示すように、第１の絶縁膜４
ａよりもエッチング速度の遅い第２の絶縁膜４ｂを形成
する。
−２９３７３３号公報に記載された製造方法が知られて
いる。以下、図３を参照してこの従来技術によるＦＥＴ
の製造方法について説明する。図３（ａ）に示すよう
に、チャネル層（図示せず）が形成されたＧａＡｓ基板
１上に、ソース電極２とドレイン電極３を形成した後、
第１の絶縁膜４ａを形成し、そしてソース電極２とドレ
イン電極３の中央よりも左側の第１の絶縁膜４ａを除去
する。次に、図３（ｂ）に示すように、第１の絶縁膜４
ａよりもエッチング速度の遅い第２の絶縁膜４ｂを形成
する。
【０００５】次に、図３（ｃ）に示すように、ゲート電
極の形成位置に開口パターンを有するフォトレジスト膜
５を形成する。次に、図３（ｄ）に示すように、フォト
レジスト膜５をマスクとして第１、第２の絶縁膜４ａ、
４ｂをサイドエッチングして、第１、第２の絶縁膜４
ａ、４ｂをフォトレジスト膜５の開口パターンに対し
て、非対称の形状に加工する。
極の形成位置に開口パターンを有するフォトレジスト膜
５を形成する。次に、図３（ｄ）に示すように、フォト
レジスト膜５をマスクとして第１、第２の絶縁膜４ａ、
４ｂをサイドエッチングして、第１、第２の絶縁膜４
ａ、４ｂをフォトレジスト膜５の開口パターンに対し
て、非対称の形状に加工する。
【０００６】次に、図３（ｅ）に示すように、第１、第
２の絶縁膜４ａ、４ｂをマスクとしてＧａＡｓ基板１を
エッチングしてリセス６を形成する。次に、図３（ｆ）
に示すように、リフトオフ法によりゲート電極７を形成
し、ＭＥＳＦＥＴが完成する。この製造方法によれば、
光学露光法によるマスク位置合わせの精度に制約される
ことなく、非対称リセスを形成することができる。
２の絶縁膜４ａ、４ｂをマスクとしてＧａＡｓ基板１を
エッチングしてリセス６を形成する。次に、図３（ｆ）
に示すように、リフトオフ法によりゲート電極７を形成
し、ＭＥＳＦＥＴが完成する。この製造方法によれば、
光学露光法によるマスク位置合わせの精度に制約される
ことなく、非対称リセスを形成することができる。
【０００７】
【発明が解決しようとする課題】しかし、上述した従来
の半導体装置の製造方法では、エッチング速度の異なる
２種類の絶縁膜を成膜しなければならないこと、２種類
の絶縁膜のエッチング速度を異ならせなければならない
ことからエッチングするガスや溶液が限られることによ
り、工程が複雑化し長くなるという欠点がある外、ＦＥ
Ｔ製造の自由度が低下するという問題点があった。さら
に、エッチング性の異なる２種類の絶縁膜をサイドエッ
チングしているため、リセス形状を高精度に形成するこ
とが困難でソース抵抗Ｒｓなどの特性のばらつきが大き
くなるという欠点があった。よって、この発明の目的と
するところは、より少ない工数により、より高精度にリ
セス構造のＦＥＴを製造する方法を提供することであ
る。
の半導体装置の製造方法では、エッチング速度の異なる
２種類の絶縁膜を成膜しなければならないこと、２種類
の絶縁膜のエッチング速度を異ならせなければならない
ことからエッチングするガスや溶液が限られることによ
り、工程が複雑化し長くなるという欠点がある外、ＦＥ
Ｔ製造の自由度が低下するという問題点があった。さら
に、エッチング性の異なる２種類の絶縁膜をサイドエッ
チングしているため、リセス形状を高精度に形成するこ
とが困難でソース抵抗Ｒｓなどの特性のばらつきが大き
くなるという欠点があった。よって、この発明の目的と
するところは、より少ない工数により、より高精度にリ
セス構造のＦＥＴを製造する方法を提供することであ
る。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めの本発明による半導体装置の製造方法は、（１）半導
体基板上に、ゲート電極形成領域からドレイン領域側を
覆うようにマスク形成材料膜を形成する工程と、（２）
前記マスク形成材料膜を有する前記半導体基板上に、ゲ
ート電極形成領域に対応する位置に開口を有するレジス
ト膜を形成する工程と、（３）前記レジスト膜をマスク
として前記マスク形成材料膜をエッチングして該マスク
形成材料膜を所定の深さにサイドエッチする工程と、
（４）前記レジスト膜および前記マスク形成材料膜をマ
スクとして前記半導体基板をエッチングして該半導体基
板のゲート電極形成領域にリセスを形成する工程と、
（５）ゲート電極形成材料を堆積しリフトオフしてゲー
ト電極を形成する工程と、を有するものである。
めの本発明による半導体装置の製造方法は、（１）半導
体基板上に、ゲート電極形成領域からドレイン領域側を
覆うようにマスク形成材料膜を形成する工程と、（２）
前記マスク形成材料膜を有する前記半導体基板上に、ゲ
ート電極形成領域に対応する位置に開口を有するレジス
ト膜を形成する工程と、（３）前記レジスト膜をマスク
として前記マスク形成材料膜をエッチングして該マスク
形成材料膜を所定の深さにサイドエッチする工程と、
（４）前記レジスト膜および前記マスク形成材料膜をマ
スクとして前記半導体基板をエッチングして該半導体基
板のゲート電極形成領域にリセスを形成する工程と、
（５）ゲート電極形成材料を堆積しリフトオフしてゲー
ト電極を形成する工程と、を有するものである。
【０００９】
【発明の実施の形態】次に、本発明の実施の形態につい
て以下の実施例に従って図面を参照して説明する。 ［第１の実施例］図１（ａ）〜（ｆ）は、本発明の第１
の実施例を説明するための工程順断面図である。まず、
図１（ａ）に示すように、イオン注入法あるいはエピタ
キシャル成長によりＧａＡｓ基板１上にチャネル層（図
示せず）を形成した後、ソース電極２とドレイン電極３
を形成する。その上に絶縁膜４として例えばＣＶＤ法で
厚さ５０ｎｍのＳｉＯ2 膜を形成する。この絶縁膜とし
てはＳｉＮ等の他の絶縁膜であってもよい。あるいは絶
縁膜に代え、Ｓｉなどからなる半導体膜や金属膜を用い
ることもできる。また、膜厚も特に上記の値に限定され
ない。そしてソース電極２とドレイン電極３の中央より
も図中で左に位置する境界を境として、この境界よりも
左側の絶縁膜４を除去する。この境界は後述するゲート
電極の形成位置に対応している。
て以下の実施例に従って図面を参照して説明する。 ［第１の実施例］図１（ａ）〜（ｆ）は、本発明の第１
の実施例を説明するための工程順断面図である。まず、
図１（ａ）に示すように、イオン注入法あるいはエピタ
キシャル成長によりＧａＡｓ基板１上にチャネル層（図
示せず）を形成した後、ソース電極２とドレイン電極３
を形成する。その上に絶縁膜４として例えばＣＶＤ法で
厚さ５０ｎｍのＳｉＯ2 膜を形成する。この絶縁膜とし
てはＳｉＮ等の他の絶縁膜であってもよい。あるいは絶
縁膜に代え、Ｓｉなどからなる半導体膜や金属膜を用い
ることもできる。また、膜厚も特に上記の値に限定され
ない。そしてソース電極２とドレイン電極３の中央より
も図中で左に位置する境界を境として、この境界よりも
左側の絶縁膜４を除去する。この境界は後述するゲート
電極の形成位置に対応している。
【００１０】次に、図１（ｂ）に示すように、例えばポ
ジ型フォトレジストを用いて、上記の境界位置に開口パ
ターンを有するフォトレジスト膜５（厚さ１μｍ、開口
幅０．４μｍ）を形成する。次に、図１（ｃ）に示すよ
うに、フォトレジスト膜５をマスクとして絶縁膜４を、
例えばＣＦ4 ガスを用いたＲＩＥ（Reactive Ion Etchi
ng）によりエッチングし、さらに所定の深さにサイドエ
ッチする。このエッチングは湿式で行うこともできる。
次に、図１（ｄ）に示すように、絶縁膜４とフォトレジ
スト膜５をマスクとして、ＧａＡｓ基板１をエッチング
することによってリセス６を形成する。次に、図１
（ｅ）に示すように、フォトレジスト膜５を使用したリ
フトオフ法により、ゲート電極７（例えばＡｌ）を形成
しＦＥＴが完成する。
ジ型フォトレジストを用いて、上記の境界位置に開口パ
ターンを有するフォトレジスト膜５（厚さ１μｍ、開口
幅０．４μｍ）を形成する。次に、図１（ｃ）に示すよ
うに、フォトレジスト膜５をマスクとして絶縁膜４を、
例えばＣＦ4 ガスを用いたＲＩＥ（Reactive Ion Etchi
ng）によりエッチングし、さらに所定の深さにサイドエ
ッチする。このエッチングは湿式で行うこともできる。
次に、図１（ｄ）に示すように、絶縁膜４とフォトレジ
スト膜５をマスクとして、ＧａＡｓ基板１をエッチング
することによってリセス６を形成する。次に、図１
（ｅ）に示すように、フォトレジスト膜５を使用したリ
フトオフ法により、ゲート電極７（例えばＡｌ）を形成
しＦＥＴが完成する。
【００１１】このように本実施例では、リセスパターン
とゲートパターンとの高精度な重ね合わせが必要とする
ことなく、容易に非対称リセスを形成することができ
る。また、従来技術に比較して絶縁膜が１層であるた
め、絶縁膜の種類やエッチングガスには制限がなくな
り、製造プロセスが簡略化されると共に工程数も削減で
き、製造コストを下げることができる。また、リセス構
造をより高精度に形成することが可能になる。
とゲートパターンとの高精度な重ね合わせが必要とする
ことなく、容易に非対称リセスを形成することができ
る。また、従来技術に比較して絶縁膜が１層であるた
め、絶縁膜の種類やエッチングガスには制限がなくな
り、製造プロセスが簡略化されると共に工程数も削減で
き、製造コストを下げることができる。また、リセス構
造をより高精度に形成することが可能になる。
【００１２】［第２の実施例］図２（ａ）〜（ｃ）は、
本発明の第２の実施例を説明するための工程順断面図で
ある。図２（ａ）に示すように、図１（ａ）、（ｂ）に
より説明した第１の実施例での工程と同じ工程により、
片側にのみ絶縁膜４を形成し、その上に、第１のフォト
レジスト膜５ａを形成する。そして、ゲート電極がＴ字
型となるように、第１のフォトレジスト膜５ａの上に、
第１のフォトレジスト膜５ａの開口パターンより幅広の
開口パターンを有する第２のフォトレジスト膜５ｂを形
成する。
本発明の第２の実施例を説明するための工程順断面図で
ある。図２（ａ）に示すように、図１（ａ）、（ｂ）に
より説明した第１の実施例での工程と同じ工程により、
片側にのみ絶縁膜４を形成し、その上に、第１のフォト
レジスト膜５ａを形成する。そして、ゲート電極がＴ字
型となるように、第１のフォトレジスト膜５ａの上に、
第１のフォトレジスト膜５ａの開口パターンより幅広の
開口パターンを有する第２のフォトレジスト膜５ｂを形
成する。
【００１３】次に、図２（ｂ）に示すように、第１のフ
ォトレジスト膜５ａをマスクとして絶縁膜４をサイドエ
ッチし、続いて第１のフォトレジスト膜５ａと絶縁膜４
をマスクとしてＧａＡｓ基板１をエッチングして、基板
表面にリセス６を形成する。次に、図２（ｃ）に示すよ
うに、ゲート金属の被着とそのリフトオフにより、Ｔ字
形状のゲート電極７を形成する。本実施例ではＴ字型ゲ
ートを形成するより、先の実施例に比較してゲート抵抗
を低減することができる。
ォトレジスト膜５ａをマスクとして絶縁膜４をサイドエ
ッチし、続いて第１のフォトレジスト膜５ａと絶縁膜４
をマスクとしてＧａＡｓ基板１をエッチングして、基板
表面にリセス６を形成する。次に、図２（ｃ）に示すよ
うに、ゲート金属の被着とそのリフトオフにより、Ｔ字
形状のゲート電極７を形成する。本実施例ではＴ字型ゲ
ートを形成するより、先の実施例に比較してゲート抵抗
を低減することができる。
【００１４】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるものではなく特許請
求の範囲に記載された範囲内において各種の変更が可能
なものである。例えば、実施例ではＧａＡｓを基板とし
て用いていたがＧａＡｓに代えＩｎＰ系などの他の半導
体材料の基板を用いることができる。また、本発明は通
常のＭＥＳＦＥＴばかりでなく、ヘテロ接合を含む高移
動度トランジスタにも適用が可能なものである。
本発明はこれら実施例に限定されるものではなく特許請
求の範囲に記載された範囲内において各種の変更が可能
なものである。例えば、実施例ではＧａＡｓを基板とし
て用いていたがＧａＡｓに代えＩｎＰ系などの他の半導
体材料の基板を用いることができる。また、本発明は通
常のＭＥＳＦＥＴばかりでなく、ヘテロ接合を含む高移
動度トランジスタにも適用が可能なものである。
【００１５】
【発明の効果】以上説明したように、本発明による半導
体装置の製造方法は、ドレイン領域側にマスク形成材料
膜を形成し、これをサイドエッチングした後、これを用
いてリセスを形成するものであるので、従来技術と比較
して絶縁膜やエッチングの種類に制限はなく、ＦＥＴの
製造工程における自由度が大きくなり、工程数も１工程
短縮することができ、製造コストを下げる効果がある。
また、リセス構造をより高い精度で形成することができ
るので、特性のばらつき少なくすることができるように
なる。
体装置の製造方法は、ドレイン領域側にマスク形成材料
膜を形成し、これをサイドエッチングした後、これを用
いてリセスを形成するものであるので、従来技術と比較
して絶縁膜やエッチングの種類に制限はなく、ＦＥＴの
製造工程における自由度が大きくなり、工程数も１工程
短縮することができ、製造コストを下げる効果がある。
また、リセス構造をより高い精度で形成することができ
るので、特性のばらつき少なくすることができるように
なる。
【図１】本発明の第１の実施例の工程順断面図。
【図２】本発明の第２の実施例の工程順断面図。
【図３】従来例の工程順断面図。
１ ＧａＡｓ基板 ２ ソース電極 ３ ドレイン電極 ４ 絶縁膜 ４ａ 第１の絶縁膜 ４ｂ 第２の絶縁膜 ５ フォトレジスト膜 ５ａ 第１のフォトレジスト膜 ５ｂ 第２のフォトレジスト膜 ６ リセス ７ ゲート電極
Claims (3)
- 【請求項１】 （１）半導体基板上に、ゲート電極形成
領域からドレイン領域側を覆うようにマスク形成材料膜
を形成する工程と、 （２）前記マスク形成材料膜を有する前記半導体基板上
に、ゲート電極形成領域に対応する位置に開口を有する
レジスト膜を形成する工程と、 （３）前記レジスト膜をマスクとして前記マスク形成材
料膜をエッチングして該マスク形成材料膜を所定の深さ
にサイドエッチする工程と、 （４）前記レジスト膜および前記マスク形成材料膜をマ
スクとして前記半導体基板をエッチングして該半導体基
板のゲート電極形成領域にリセスを形成する工程と、 （５）ゲート電極形成材料を堆積しリフトオフしてゲー
ト電極を形成する工程と、を有することを特徴とする半
導体装置の製造方法。 - 【請求項２】 前記マスク形成材料膜が、無機絶縁材
料、半導体または金属によって形成されることを特徴と
する請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記第（２）の工程と前記第（３）の工
程との間に、前記レジスト膜の上に、前記開口より大き
い幅の開口を有する他のレジスト膜を形成する工程が付
加されることを特徴とする請求項１記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27369095A JPH0997801A (ja) | 1995-09-28 | 1995-09-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27369095A JPH0997801A (ja) | 1995-09-28 | 1995-09-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0997801A true JPH0997801A (ja) | 1997-04-08 |
Family
ID=17531203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27369095A Pending JPH0997801A (ja) | 1995-09-28 | 1995-09-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0997801A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112335023A (zh) * | 2018-06-27 | 2021-02-05 | 三菱电机株式会社 | 半导体装置的制造方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5567172A (en) * | 1978-11-13 | 1980-05-21 | Avantek | Method of fabricating semiconductor and semiconductor device |
| JPS6064478A (ja) * | 1983-09-19 | 1985-04-13 | Fujitsu Ltd | 電界効果半導体装置の製造方法 |
| JPS6260269A (ja) * | 1985-09-10 | 1987-03-16 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタの製造方法 |
| JPH01186682A (ja) * | 1988-01-14 | 1989-07-26 | Nec Corp | 微細電極の形成法 |
| JPH05206169A (ja) * | 1992-01-29 | 1993-08-13 | Nec Corp | 半導体装置の製造方法 |
| JPH0745637A (ja) * | 1993-07-29 | 1995-02-14 | Hitachi Ltd | 化合物半導体装置及びその製造方法 |
-
1995
- 1995-09-28 JP JP27369095A patent/JPH0997801A/ja active Pending
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