JPH0774184A - ショットキーゲート型電界効果トランジスタの製造方法 - Google Patents
ショットキーゲート型電界効果トランジスタの製造方法Info
- Publication number
- JPH0774184A JPH0774184A JP22036293A JP22036293A JPH0774184A JP H0774184 A JPH0774184 A JP H0774184A JP 22036293 A JP22036293 A JP 22036293A JP 22036293 A JP22036293 A JP 22036293A JP H0774184 A JPH0774184 A JP H0774184A
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- JP
- Japan
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- gate
- metal
- insulating film
- schottky
- operation layer
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- Pending
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Abstract
(57)【要約】
【目的】 電流駆動能力を低下させずゲート耐圧の向上
を目指した非対象ＭＥＳＦＥＴの製造方法を提供するこ
とを目的とする。 【構成】 動作層２が形成されている半絶縁性基板１上
に動作層２上及び動作層上以外の各一部に各々の絶縁膜
３，４を形成し、ショットキー電極用金属５を堆積し動
作層２上以外に形成した絶縁膜４をゲート形成用リソグ
ラフィ工程におけるアライメントマークとして使用し、
動作層２上に堆積されている絶縁膜３と動作層２上に堆
積してあるショットキー電極用金属５に跨がるようにレ
ジストパターンを形成し、このレジストパターンをマス
クに下地のショットキー電極用金属をエッチングしゲー
ト電極７を形成し、このゲート電極７をマスクにして高
濃度イオン注入を行ないソース領域８、ドレイン領域９
を形成する。
を目指した非対象ＭＥＳＦＥＴの製造方法を提供するこ
とを目的とする。 【構成】 動作層２が形成されている半絶縁性基板１上
に動作層２上及び動作層上以外の各一部に各々の絶縁膜
３，４を形成し、ショットキー電極用金属５を堆積し動
作層２上以外に形成した絶縁膜４をゲート形成用リソグ
ラフィ工程におけるアライメントマークとして使用し、
動作層２上に堆積されている絶縁膜３と動作層２上に堆
積してあるショットキー電極用金属５に跨がるようにレ
ジストパターンを形成し、このレジストパターンをマス
クに下地のショットキー電極用金属をエッチングしゲー
ト電極７を形成し、このゲート電極７をマスクにして高
濃度イオン注入を行ないソース領域８、ドレイン領域９
を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、ショットキーゲート型
電界効果トランジスタの製造方法に係わり、特にそのゲ
ート耐圧の向上を目指したセルフアライン型ＭＥＳＦＥ
Ｔの製造方法に関する。
電界効果トランジスタの製造方法に係わり、特にそのゲ
ート耐圧の向上を目指したセルフアライン型ＭＥＳＦＥ
Ｔの製造方法に関する。
【０００２】
【従来の技術】ショットキーゲート型電界効果トランジ
スタ（Ｓｃｈｏｔｔｋｙ ｇａｔｅＦＥＴ）は金属と半
導体との接触をゲートとする一種の接合型ＦＥＴであ
り、ＭＥＳＦＥＴ（ｍｅｔａｌ ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ ＦＥＴ）とも呼ばれている。ＭＥＳＦＥＴは一
般に構造および製造工程が簡単なためにゲート長の微細
化に適し、特に、電子移動度の大きいＧａＡｓを用いて
高周波特性の優れた素子や高速動作の集積回路が得られ
ている。
スタ（Ｓｃｈｏｔｔｋｙ ｇａｔｅＦＥＴ）は金属と半
導体との接触をゲートとする一種の接合型ＦＥＴであ
り、ＭＥＳＦＥＴ（ｍｅｔａｌ ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ ＦＥＴ）とも呼ばれている。ＭＥＳＦＥＴは一
般に構造および製造工程が簡単なためにゲート長の微細
化に適し、特に、電子移動度の大きいＧａＡｓを用いて
高周波特性の優れた素子や高速動作の集積回路が得られ
ている。
【０００３】マイクロ波用ＩＣにおいてゲート−ドレイ
ン間の耐圧であるゲート耐圧の向上は効率の向上に対し
重要なパラメータである。ＧａＡｓ ＭＥＳＦＥＴでは
ゲート耐圧を向上させるためにチャネル領域の一部をエ
ッチングしそこにゲート電極を形成するリセス型ＦＥＴ
を用いることが多い。しかし、この構造のＦＥＴはチャ
ネルのエッチングの不均一性および再現性に問題があ
る。また、均一性および再現性の向上にはゲート電極を
マスクとし高濃度イオン注入を行うセルフアライン型Ｍ
ＥＳＦＥＴがあるが、この場合はゲート耐圧の向上が望
めない。また、サイドウォールを形成して高濃度イオン
注入し、ゲート電極と高濃度層を離すオフセット構造を
用いたセルフアライン型ＭＥＳＦＥＴでは電流駆動能
力、例えばトランスコンダクタンスが低下してしまう。
ゲート電極と高濃度層をドレイン側だけ離した非対象Ｍ
ＥＳＦＥＴにおいてはその離し方として、レジスト等で
ドレインからゲート電極上まで覆い、高濃度イオン注入
を行わなければならず、ゲート長の短縮にともないプロ
セスマージンが狭くなり、均一性および再現性に関して
はやはり問題がある。
ン間の耐圧であるゲート耐圧の向上は効率の向上に対し
重要なパラメータである。ＧａＡｓ ＭＥＳＦＥＴでは
ゲート耐圧を向上させるためにチャネル領域の一部をエ
ッチングしそこにゲート電極を形成するリセス型ＦＥＴ
を用いることが多い。しかし、この構造のＦＥＴはチャ
ネルのエッチングの不均一性および再現性に問題があ
る。また、均一性および再現性の向上にはゲート電極を
マスクとし高濃度イオン注入を行うセルフアライン型Ｍ
ＥＳＦＥＴがあるが、この場合はゲート耐圧の向上が望
めない。また、サイドウォールを形成して高濃度イオン
注入し、ゲート電極と高濃度層を離すオフセット構造を
用いたセルフアライン型ＭＥＳＦＥＴでは電流駆動能
力、例えばトランスコンダクタンスが低下してしまう。
ゲート電極と高濃度層をドレイン側だけ離した非対象Ｍ
ＥＳＦＥＴにおいてはその離し方として、レジスト等で
ドレインからゲート電極上まで覆い、高濃度イオン注入
を行わなければならず、ゲート長の短縮にともないプロ
セスマージンが狭くなり、均一性および再現性に関して
はやはり問題がある。
【０００４】
【発明が解決しようとする課題】以上のように均一性お
よび再現性が良好でゲート耐圧の向上が実現できるＭＥ
ＳＦＥＴの形成が困難であった。本発明は、ＭＥＳＦＥ
Ｔの持つ簡便なプロセスを損なう事なく、均一性および
再現性が良好でゲート耐圧の向上が実現できるＭＥＳＦ
ＥＴを提供することを目的とする。
よび再現性が良好でゲート耐圧の向上が実現できるＭＥ
ＳＦＥＴの形成が困難であった。本発明は、ＭＥＳＦＥ
Ｔの持つ簡便なプロセスを損なう事なく、均一性および
再現性が良好でゲート耐圧の向上が実現できるＭＥＳＦ
ＥＴを提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明に係わるＭＥＳＦ
ＥＴの製造方法は、動作層が形成されている半絶縁性基
板上に、動作層上及び動作層上以外の各一部に絶縁膜を
形成し、ショットキー電極用金属を堆積し、動作層上以
外に形成した絶縁膜をゲート形成用リソグラフィ工程に
おけるアライメントマークとして使用し、動作層上に堆
積されている絶縁膜と動作層上に堆積してあるショット
キー電極用金属上に跨がるようにレジストパターンを形
成し、このレジストパターンをマスクに下地のショット
キー電極用金属をエッチングし、エッチングされたショ
ットキー電極用金属をマスクにして高濃度イオン注入を
行ないソース、ドレイン領域を形成することを特徴とす
る。
ＥＴの製造方法は、動作層が形成されている半絶縁性基
板上に、動作層上及び動作層上以外の各一部に絶縁膜を
形成し、ショットキー電極用金属を堆積し、動作層上以
外に形成した絶縁膜をゲート形成用リソグラフィ工程に
おけるアライメントマークとして使用し、動作層上に堆
積されている絶縁膜と動作層上に堆積してあるショット
キー電極用金属上に跨がるようにレジストパターンを形
成し、このレジストパターンをマスクに下地のショット
キー電極用金属をエッチングし、エッチングされたショ
ットキー電極用金属をマスクにして高濃度イオン注入を
行ないソース、ドレイン領域を形成することを特徴とす
る。
【０００６】
【作用】本発明の製造方法によれば、ドレイン側のゲー
ト電極と高濃度層とのオフセットは動作層上の絶縁膜お
よびゲート電極形成用リソグラフィによるレジストパタ
ーンにより決まるが、このリソグラフィのアライメント
マークには動作層上に形成してある絶縁膜と同じ工程で
形成したものであり、ほぼ所望のオフセット距離を形成
することができる。また、本発明の製造方法によれば、
ゲート長を短くしていっても、ゲート電極上にレジスト
のエッチングがこないのでプロセスマージンが大きくと
れる非対象セルフアライン型ＭＳＦＥＴを形成できる。
ト電極と高濃度層とのオフセットは動作層上の絶縁膜お
よびゲート電極形成用リソグラフィによるレジストパタ
ーンにより決まるが、このリソグラフィのアライメント
マークには動作層上に形成してある絶縁膜と同じ工程で
形成したものであり、ほぼ所望のオフセット距離を形成
することができる。また、本発明の製造方法によれば、
ゲート長を短くしていっても、ゲート電極上にレジスト
のエッチングがこないのでプロセスマージンが大きくと
れる非対象セルフアライン型ＭＳＦＥＴを形成できる。
【０００７】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は本発明によるＧａＡｓ ＭＥＳＦＥＴの製
造方法の具体的実施例である。
する。図１は本発明によるＧａＡｓ ＭＥＳＦＥＴの製
造方法の具体的実施例である。
【０００８】まず、動作層２がシリコンイオンで例えば
加速電圧３５ｋｅＶ、ドーズ量３．０×１０12／ｃｍ2
で形成してある半絶縁性ＧａＡｓ基板１上に絶縁膜であ
るＳｉＯ2 を２００ｎｍ堆積し、動作層２上にはゲート
電極と高濃度層とのオフセットを形成するための絶縁膜
３を、動作層２以外の箇所にはアライメントマークとな
るような絶縁膜４を各々レジストパターンで形成した後
ドライエッチングする（図１（ａ））。次に、ゲート電
極用金属である窒化タングステン５を１００ｎｍ堆積
し、アライメントマークである絶縁膜４を用いてゲート
形成用レジストパターン６を形成する。（図１
（ｂ））。次に、このレジストパターン６をマスクにし
て窒化タングステン５および絶縁膜３をドライエッチン
グしゲート電極７を形成する（図１（ｃ））。そして、
形成したゲート電極をマスクにして高濃度イオン注入を
シリコンイオンで例えば加速電圧７０ｋｅＶ、ドーズ量
３．０×１０13／ｃｍ2 で形成し、ソース、ドレイン領
域８，９形成する（図１（ｄ））。
加速電圧３５ｋｅＶ、ドーズ量３．０×１０12／ｃｍ2
で形成してある半絶縁性ＧａＡｓ基板１上に絶縁膜であ
るＳｉＯ2 を２００ｎｍ堆積し、動作層２上にはゲート
電極と高濃度層とのオフセットを形成するための絶縁膜
３を、動作層２以外の箇所にはアライメントマークとな
るような絶縁膜４を各々レジストパターンで形成した後
ドライエッチングする（図１（ａ））。次に、ゲート電
極用金属である窒化タングステン５を１００ｎｍ堆積
し、アライメントマークである絶縁膜４を用いてゲート
形成用レジストパターン６を形成する。（図１
（ｂ））。次に、このレジストパターン６をマスクにし
て窒化タングステン５および絶縁膜３をドライエッチン
グしゲート電極７を形成する（図１（ｃ））。そして、
形成したゲート電極をマスクにして高濃度イオン注入を
シリコンイオンで例えば加速電圧７０ｋｅＶ、ドーズ量
３．０×１０13／ｃｍ2 で形成し、ソース、ドレイン領
域８，９形成する（図１（ｄ））。
【０００９】以上のようにこの実施例の製造方法を用い
れば、セルフアラインでしかもゲート電極上にレジスト
等のエッチングがこないのでプロセスマージンの大き
な、均一性および再現性に優れたＭＥＳＦＥＴを形成で
きる。また、非対象型ＦＥＴなのでソース抵抗を低く形
成できるために電流駆動能力が低下せず、かつゲート耐
圧が良好なＭＥＳＦＥＴが形成可能となる。
れば、セルフアラインでしかもゲート電極上にレジスト
等のエッチングがこないのでプロセスマージンの大き
な、均一性および再現性に優れたＭＥＳＦＥＴを形成で
きる。また、非対象型ＦＥＴなのでソース抵抗を低く形
成できるために電流駆動能力が低下せず、かつゲート耐
圧が良好なＭＥＳＦＥＴが形成可能となる。
【００１０】図２に従来における非対象セルフアライン
型ＭＥＳＦＥＴの高濃度イオン注入における一実施例を
示す。半絶縁性ＧａＡｓ基板１′に動作層２′が形成さ
れており、ゲート電極上７′上にレジスト１０のエッジ
が形成されている。このプロセスの場合、ゲート長Ｌｇ
が短くなっていくと、を用いるとレジスト１０のエッジ
がソース側あるいはドレイン側にずれ落ちる可能性が高
くなり、不安定なプロセスとなってしまう。
型ＭＥＳＦＥＴの高濃度イオン注入における一実施例を
示す。半絶縁性ＧａＡｓ基板１′に動作層２′が形成さ
れており、ゲート電極上７′上にレジスト１０のエッジ
が形成されている。このプロセスの場合、ゲート長Ｌｇ
が短くなっていくと、を用いるとレジスト１０のエッジ
がソース側あるいはドレイン側にずれ落ちる可能性が高
くなり、不安定なプロセスとなってしまう。
【００１１】ここで示した実施例はゲート電極をマスク
にソース、ドレイン形成用高濃度イオン注入を行ってい
るが、必要に応じてゲート電極にサイドウォールを形成
したり、また中間濃度層があるＦＥＴにしても良い。そ
の他、本発明の趣旨を逸脱しない範囲で、種々変形して
実施例できる。
にソース、ドレイン形成用高濃度イオン注入を行ってい
るが、必要に応じてゲート電極にサイドウォールを形成
したり、また中間濃度層があるＦＥＴにしても良い。そ
の他、本発明の趣旨を逸脱しない範囲で、種々変形して
実施例できる。
【００１２】
【発明の効果】本発明のショットキーゲート型電界効果
トランジスタの製造方法によれば、非対象な構造をセル
フアラインで形成できるために、ゲート耐圧が良好で、
簡便にしてかつ均一性および再現性に優れたＭＥＳＦＥ
Ｔを形成することができる。
トランジスタの製造方法によれば、非対象な構造をセル
フアラインで形成できるために、ゲート耐圧が良好で、
簡便にしてかつ均一性および再現性に優れたＭＥＳＦＥ
Ｔを形成することができる。
【図１】 本発明の一実施例によるＭＥＳＦＥＴの製造
工程を示す図。
工程を示す図。
【図２】 従来の一実施例によるＭＥＳＦＥＴの一製造
工程を示す図。
工程を示す図。
１，１′…半絶縁ＧａＡｓ基板、 ２，２′…動作層、
３…動作層上に形成された絶縁膜、 ４…アライメン
トマーク用絶縁膜、 ５…窒化タングステン、６…ゲー
ト電極形成用レジストパターン、 ７，７′…ゲート電
極、 ８…ソース領域、 ９…ドレイン領域、 １０…
レジスト。
３…動作層上に形成された絶縁膜、 ４…アライメン
トマーク用絶縁膜、 ５…窒化タングステン、６…ゲー
ト電極形成用レジストパターン、 ７，７′…ゲート電
極、 ８…ソース領域、 ９…ドレイン領域、 １０…
レジスト。
Claims (1)
- 【請求項１】 動作層が形成されている半絶縁性基板上
に、前記動作層上及び動作層以外の各一部に絶縁膜を形
成する工程と、ショットキー電極用金属を堆積する工程
と、前記動作層上以外に形成した前記絶縁膜をゲート形
成用リソグラフィ工程におけるアライメントマークとし
て使用し、前記動作層上に堆積されている前記絶縁膜と
前記動作層上に堆積してある前記ショットキー電極用金
属上に跨がるようにレジストパターンを形成する工程
と、前記レジスタパターンをマスクに下地の前記ショッ
トキー電極用金属をエッチングする工程と、エッチング
された前記ショットキー電極用金属をマスクにして高濃
度イオン注入を行う工程とを備えたことを特徴とするシ
ョットキーゲート型電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22036293A JPH0774184A (ja) | 1993-09-06 | 1993-09-06 | ショットキーゲート型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22036293A JPH0774184A (ja) | 1993-09-06 | 1993-09-06 | ショットキーゲート型電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0774184A true JPH0774184A (ja) | 1995-03-17 |
Family
ID=16749953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22036293A Pending JPH0774184A (ja) | 1993-09-06 | 1993-09-06 | ショットキーゲート型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0774184A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6483135B1 (en) | 1998-09-22 | 2002-11-19 | Nec Compound Semiconductor Devices, Ltd. | Field effect transistor |
| KR100774799B1 (ko) * | 2006-11-21 | 2007-11-07 | 동부일렉트로닉스 주식회사 | 다이오드 연결 ｍｏｓ 트랜지스터 제조방법 및 구조 |
| JP2009533874A (ja) * | 2006-04-13 | 2009-09-17 | フリースケール セミコンダクター インコーポレイテッド | 二層パッシベーションを有するトランジスタ及び方法 |
-
1993
- 1993-09-06 JP JP22036293A patent/JPH0774184A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6483135B1 (en) | 1998-09-22 | 2002-11-19 | Nec Compound Semiconductor Devices, Ltd. | Field effect transistor |
| JP2009533874A (ja) * | 2006-04-13 | 2009-09-17 | フリースケール セミコンダクター インコーポレイテッド | 二層パッシベーションを有するトランジスタ及び方法 |
| KR100774799B1 (ko) * | 2006-11-21 | 2007-11-07 | 동부일렉트로닉스 주식회사 | 다이오드 연결 ｍｏｓ 트랜지스터 제조방법 및 구조 |
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