JPH03233942A - 電界効果トランジスタおよびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は高出力用パワー素子として用いて好適な電界
効果トランジスタ（ＦＥＴ）に関するものである。

〔従来の技術〕

従来この種のＦＥＴにおいて、ドレイン耐圧を高くとる
ために、ゲート領域の半導体基板表面をエツチングによ
り掘り込んで溝を形成したリセス構造が採られている（
例えばＩ　ＥＥＥ電子デバイス部門のトランザクション
ズＥＤ−３２巻１１号２３０１頁（ＩＥＥＥ　Ｔｒａｎ
ｓａｃｔｉｏｎｓ　ｏｎ　ＥｌｅｃｔｒｏｎＤｅｖｉｃ
ｅｓ、　ｖｏｌ、−３２，ｎｏ、１１＋　ｐ２３０１．
　Ｎｏｖ、（１９８５）　）第３図にその例を示す。同
図において、ＧａＡｓ基板１０１の活性層１０２の一部
に溝１０３が形成され、ゲート電極１０４はこの溝１０
３の中に配置されている。ソース電極１０５およびドレ
イン電極１０６はそれぞれ溝１０３の両側の活性層１０
２の表面に形成されている。高濃度領域１０７，１０８
はこれらの電極のオーミック接触抵抗を低減するための
ものである。

〔発明が解決しようとする課題〕

このようなリセス構造のＦＥＴは、従来第４図に示すよ
うにして製造される。同図において、ＧａＡｓ基板１０
１の表面にレジストパターン１０９をマスクとするイオ
ン注入により活性層１０２を形成する（同図（ａ）参照
）、さらにレジストパターン１１０をマスクとして高濃
度領域１０７．１０８を形成する（同図（ｂ）参照）。

その後、通常のフォトリソグラフィおよびリフトオフ法
によりソース・ドレイン電極１０５゜１０６を形威した
後、レジストパターン１１１をマスクとしてゲート領域
のりセスエッチを行なう（同図（ｃ）参照）。

さらに新たなレジスト膜を形成し、そのレジスト膜を通
常のフォトリソグラフィにより溝１０３のほぼ中央に位
置する部分に開口を有するレジストパターン１１２とし
た後、ゲート電極となる金属膜１１３を蒸着により形成
しく同図（ｄ）参照）、ゲート部のみをゲート電極１０
４として残して他はりフトオフ法により除去する。

このようにして従来のリセス構造ＦＥＴは、活性層１０
２を形成した後でリセスエッチを行なうことにより形成
されるため、エツチングのばらつきによりそのしきい値
電圧にばらつきが生じ、再現性や均一性に欠けるという
問題があった。

また、ゲート電極１０４は、溝１０３の両側壁に触れな
いようにそのぼぼ中央部に位置させねばならず、そのた
めのフォトリソグラフィ用マスクの位置合せにも労力を
有する。

さらにこのようなリセス構造はドレイン側高濃度領域１
０８をゲート電極から離し、前述したようにドレイン耐
圧を向上させるためのものであるが、ドレイン側と同様
にソース側の高濃度領域１０７をもゲート電極１０４か
ら離してしまう。

しかし、ソース抵抗を低減させ、相互コンダクタンスｇ
　等の素子特性を向上させるためには、ソ−ス側の高濃
度領域１０７はできるだけゲート電極１０４に近接させ
て設けることが望ましい。

〔課題を解決するための手段〕

この発明の電界効果トランジスタは、半導体基板の活性
層領域に段差を設け、段差下面にゲート電極およびこれ
に隣接してソース領域を配置するとともに、ドレイン領
域をゲート電極から離して段差上面に配置したものであ
る。

また、このような電界効果トランジスタを製造するため
にこの発明の製造方法は、予め半導体基板に段差を形威
した後に、この段差部の上下面にわたって活性層を形威
し、その段差下面の活性層上にゲート電極、同じく段差
下面の活性層領域に上記ゲート電極に自己整合的にソー
ス側高濃度領域、段差上面の活性層領域に上記ゲート電
極から離してドレイン側高濃度領域および各高濃度領域
上に電極をそれぞれ形成するものである。

〔作用〕

予め段差を設けた基板を用いることから、活性層を形成
した後でエツチングを行なう必要がなく、活性層の厚み
や濃度はイオン注入等により所望の値に制御性良く設定
される。

また、溝の代りに片側だけのステップ構造であるから、
ゲート電極形成の際の位置合せは大幅に楽になる。

さらに、段差下面にあるゲート電極に対しドレイン側高
濃度領域を上面に配置したことで、従来のリセス構造と
同様にドレイン耐圧を向上させる作用が得られる一方、
ソース側高濃度領域はゲート電極とともに下面に、しか
もゲート電極に対して自己整合的に配置することでソー
ス抵抗が低減される。

〔実施例〕 以下、添付図面の第１図を参照してこの発明の一実施例
を説明する。第１図（ａ）〜（ｆ）はこの発明の一実施
例の電界効果トランジスタの製造方法を示す工程断面図
である。なお概略的に示したものであり、スケールなど
は正確ではない。

同図において、まず半絶縁性のＧａＡｓ基板１１の表面
上に、通常のフォトリングラフィによりドレイン領域を
覆うレジストパターン１２とを形成し、これをマスクと
してＧａＡｓ基板］１のゲートおよびソース領域を１０
００〜３０００Ａ程度エツチングする（第１図（ａ）参
照）。

次いでレジストパターン１３をマスクとしてＳｉイオン
注入し、活性層１４を形成する（第１図（ｂ）参照）。

次に、スパッタ法により耐熱性金属、例えばＷＳｉの膜
を全面に形成し、さらにその上にレジスト膜を形成する
。このレジスト膜を通常のフォトリソグラフィにより加
工してゲート電極部を覆うレジストパターン１５とし、
これをマスクとして上記ＷＳｉ膜をエツチングし、ゲー
ト電極１６を形成する（第１図（ｃ）参照）。

レジストパターン１５を除去した後、ＣＶＤ法によりＳ
　１０２膜１７を全面に形成する（第１図（ｃｌ）参照
）。厚みは３０００Ａとする。

通常のフォトリソグラフィにより、レジストパターン１
８を形成する。レジストパターン１８は、活性層１４以
外の領域を覆うとともに、一部ゲート電極１６にオーバ
ーラツプし、かつドレイン側活性層の一部まで覆うよう
に形成される。レジストパターン１８をゲート電極１６
にオーバラップさせるのは、ゲート電極１６の近傍のド
レイン領域を確実に覆うためであり、オーバラップさせ
る量はその目的を達成しうる程度であればたりる。

この状態で反応性イオンエツチング（ＲＩ　Ｅ）法を用
いた異方性エツチングを行なうことにより露出している
Ｓ　Ｉ　Ｏ２膜１７を除去するが、ゲート電極１６のソ
ース側には、Ｓｉ○２膜１７がサイドウオール（側壁）
１７′として残される。次いでイオン注入を行ない、高
濃度領域１９．２０を形成し、引続き注入されたイオン
を活性化するためのアニールを行なう（第１図（ｅ）参
照）。

ソース側高濃度領域１９はゲート電極１６に対し自己整
合的に隣接して形成されるが、ドレイン側高濃度領域２
０は、ゲート電極１６から離れて段差上面に形成される
。

最後にレジストパターン１８およびＳ　ｉｏ　２膜１８
（サイドウオール１７′を含む）を除去した後、全面に
電極金属を蒸着し、通常のフォトリソグラフィにより形
成したレジストパターンをマスクとしてエツチングを行
なう。これにより、ソース電極２１およびドレイン電極
２２が形成される（第１図（ｆ）参照）。

このようにして、ステップ状の段差にそって活性層１４
を有し、段差下面にゲート電極およびこれに隣接してソ
ース領域が配置され、ドレイン領域のみはこれから離れ
て段差上面に配置されたＦＥＴが形成される。

なお、上述した実施例において、サイドウオール１７′
を形成した後、レジストパターン１８を除去し、イオン
注入の代りに第２図に示すように有機金属気相エピタキ
シャル（ＯＭＶＰＥ）　法により高濃度のｎ　　−Ｇａ
Ａｓ膜を選択成長させてソースおよびドレイン高濃度領
域１９Ａ、２ＯＡとしく第２図（ａ）参照）、その上に
各電極２１゜２２を形成してもよい（第２図（ｂ）参照
）。この場合は、活性層１４のイオン注入の後に、注入
イオン活性化のためのアニールを行なっておく。

また、ゲート電極１６を耐熱性金属で形成し、これをソ
ースおよびドレイン高濃度領域形成の際のマスクとする
例について説明したが、ダミーゲートを用いて上記高濃
度領域を形成した後、パターンを反転し、ダミーゲート
跡にゲート電極を形成する手法によれば、ゲート電極に
、より電気抵抗の小さい電極材料を用いることが可能に
なる。

〔発明の効果〕

以上のようにこの発明は、予め段差を設けた基板に活性
層を形成し、下面にゲート電極およびソース領域、上面
にドレイン領域を配置することにより、いわゆるリセス
構造と同様にドレイン耐圧の高いＦＥＴが均一性、再現
性良く得られる効果を有する。しかも、ソース領域はゲ
ート電極に隣接して（自己整合的に）設けられることか
ら、ソース抵抗が低減され、相互コンダクタンスなどの
素子特性が向上する。また、リセス構造に比較してゲー
ト電極形成のための位置合せが容易で、生産性を向上さ
せる効果をも有する。特に、高出力用のＭＭＩＣ（モノ
リシックマイクロ波−集積回路）などの基本素子として
用いて効果的である。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す工程断面図、第２図
は変形例を示す工程断面図、第３図は従来の電界効果ト
ランジスタの構成例を示す断面図、第４図はその製造方
法を示す工程断面図である。 １１・・・ＧａＡｓ基板、１４・・・活性層、１６・・
・ゲト電極、１９，１９Ａ・・・ソース側高濃度領域、
２０．２ＯＡ・・・ドレイン側高濃度領域、２１．２２
・・・ソースドレイン電極。

Claims (1)

1. 【特許請求の範囲】 １、半導体基板の活性層上にゲート電極ならびにこれを
   挟んでソースおよびドレイン領域を配置してなる電界効
   果トランジスタにおいて、半導体基板は活性層領域に段
   差を有し、段差下面にゲート電極およびこれに隣接して
   ソース領域が位置するとともに、ドレイン領域がゲート
   電極から離れて段差上面に位置することを特徴とする電
   界効果トランジスタ。 ２、半導体基板に段差を形成した後、この段差部の上下
   面にわたって活性層を形成し、その段差下面の活性層上
   にゲート電極を形成するとともに、同じく段差下面の活
   性層領域に上記ゲート電極に自己整合的にソース側高濃
   度領域、段差上面の活性層領域に上記ゲート電極から離
   してドレイン側高濃度領域ならびにこれらソースおよび
   ドレイン側高濃度領域上にソースおよびドレイン電極を
   それぞれ形成することを特徴とする電界効果トランジス
   タの製造方法。