JPH09172027A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
- Publication number
- JPH09172027A JPH09172027A JP33198595A JP33198595A JPH09172027A JP H09172027 A JPH09172027 A JP H09172027A JP 33198595 A JP33198595 A JP 33198595A JP 33198595 A JP33198595 A JP 33198595A JP H09172027 A JPH09172027 A JP H09172027A
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- JP
- Japan
- Prior art keywords
- gate electrode
- opening
- layer
- side wall
- effect transistor
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- Pending
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- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】電界効果トランジスタにおいて、電流駆動能力
の低下を防止しつつ耐圧を向上させるためにリセス構造
が用いられる。しかしリセスを施した箇所がゲート電極
をソース側寄りに形成した非対称構造となり、ゲート電
極形成時のアライメント誤差が含まれ、ＦＥＳ特性の均
一性及び再現性を劣化させていた。 【解決手段】本発明による電界効果トランジスタの製造
方法により形成されるＭＥＳＦＥＴは、サイドウォール
を利用して、動作層にリセス構造で開口部上にサイドウ
ォール長より短い幅のＴ型部を持つゲート電極を形成
し、ドレイン側のサイドウォール領域をさらにリセスエ
ッチングすることにより、このゲート電極を中心として
非対称構造となる。
の低下を防止しつつ耐圧を向上させるためにリセス構造
が用いられる。しかしリセスを施した箇所がゲート電極
をソース側寄りに形成した非対称構造となり、ゲート電
極形成時のアライメント誤差が含まれ、ＦＥＳ特性の均
一性及び再現性を劣化させていた。 【解決手段】本発明による電界効果トランジスタの製造
方法により形成されるＭＥＳＦＥＴは、サイドウォール
を利用して、動作層にリセス構造で開口部上にサイドウ
ォール長より短い幅のＴ型部を持つゲート電極を形成
し、ドレイン側のサイドウォール領域をさらにリセスエ
ッチングすることにより、このゲート電極を中心として
非対称構造となる。
Description
【０００１】
【発明の属する技術分野】本発明はショットキーゲート
型電界効果トランジスタに係り、特にショットキーゲー
ト、ドレイン間の逆方向耐圧（以下、耐圧と称する）を
向上させた電界効果トランジスタの製造方法に関する。
型電界効果トランジスタに係り、特にショットキーゲー
ト、ドレイン間の逆方向耐圧（以下、耐圧と称する）を
向上させた電界効果トランジスタの製造方法に関する。
【０００２】
【従来の技術】一般に、電界効果トランジスタ（ＦＥ
Ｔ）は、半導体表面へ絶縁体を介して、電界を印加し、
その半導体表面に形成される電流通路（チャネル）の導
電度を制御する絶縁ゲート形ＦＥＴと、逆バイアスされ
たゲート接合部に生じる空乏層の幅で半導体内部のチャ
ネル導電度を制御する接合形ＦＥＴに大別される。
Ｔ）は、半導体表面へ絶縁体を介して、電界を印加し、
その半導体表面に形成される電流通路（チャネル）の導
電度を制御する絶縁ゲート形ＦＥＴと、逆バイアスされ
たゲート接合部に生じる空乏層の幅で半導体内部のチャ
ネル導電度を制御する接合形ＦＥＴに大別される。
【０００３】このうち、接合形ＦＥＴは、ゲート接合部
がｐｎ接合の場合と、ショットキー接合の場合があり、
ショットキー接合の場合は、ＭＥＳＦＥＴ（ metal sem
icondutor ＦＥＴ）と呼ばれている。
がｐｎ接合の場合と、ショットキー接合の場合があり、
ショットキー接合の場合は、ＭＥＳＦＥＴ（ metal sem
icondutor ＦＥＴ）と呼ばれている。
【０００４】
【発明が解決しようとする課題】前述したショットキー
接合の電界効果トランジスタ（ＭＥＳＦＥＴ）におい
て、電流駆動能力の低下を防止しつつ、耐圧を向上させ
るには、リセス構造が適している。
接合の電界効果トランジスタ（ＭＥＳＦＥＴ）におい
て、電流駆動能力の低下を防止しつつ、耐圧を向上させ
るには、リセス構造が適している。
【０００５】しかし、このリセス構造で耐圧向上を追及
すると、リセスを施した箇所がゲート電極をソース側寄
りに形成した非対称構造となる。この非対称構造の場合
には、ゲート電極形成時のアライメント誤差が含まれて
しまい、ＦＥＴ特性の均一性及び再現性を劣化させてい
た。
すると、リセスを施した箇所がゲート電極をソース側寄
りに形成した非対称構造となる。この非対称構造の場合
には、ゲート電極形成時のアライメント誤差が含まれて
しまい、ＦＥＴ特性の均一性及び再現性を劣化させてい
た。
【０００６】そこで本発明は、ショットキーゲート型電
界効果トランジスタ（ＭＥＳＦＥＴ）の持つ簡便な製造
プロセスを損なうことなく、均一性及び再現性が良好
で、ゲート耐圧が向上された電界効果トランジスタの製
造方法を提供することを目的とする。
界効果トランジスタ（ＭＥＳＦＥＴ）の持つ簡便な製造
プロセスを損なうことなく、均一性及び再現性が良好
で、ゲート耐圧が向上された電界効果トランジスタの製
造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は上記目的を達成
するために、半絶縁性基板上に動作層を形成し、さらに
第１の絶縁膜を積層形成する工程と、前記第１の絶縁膜
に前記動作層の一部を露出する開口部を形成する工程
と、前記開口部を含む前記第１の絶縁膜上に第２の絶縁
膜を堆積した後、エッチバックを施し、該開口部内で中
央に前記動作層を露出させ、且つ、その周囲の壁面側に
第２の絶縁膜からなるサイドウォールを形成する工程
と、前記サイドウォールに挟まれて露出する動作層にリ
セスエッチングを施し、任意の深さまで除去した後、ゲ
ート電極用金属膜を全面上に堆積する工程と、前記ゲー
ト電極用金属膜をＴ型形状にエッチングし、前記開口部
上で前記サイドウォールの一部が露出するようにゲート
電極を形成する工程と、前記動作層におけるソース側の
前記サイドウォールをレジスト膜で覆い、ドレイン側と
なる前記サイドウォールを除去し、該ドレイン側のサイ
ドウォールの底部に接する動作層を所望の厚さになるよ
うにリセスエッチングを施す工程とからなる電界効果ト
ランジスタの製造方法を提供する。
するために、半絶縁性基板上に動作層を形成し、さらに
第１の絶縁膜を積層形成する工程と、前記第１の絶縁膜
に前記動作層の一部を露出する開口部を形成する工程
と、前記開口部を含む前記第１の絶縁膜上に第２の絶縁
膜を堆積した後、エッチバックを施し、該開口部内で中
央に前記動作層を露出させ、且つ、その周囲の壁面側に
第２の絶縁膜からなるサイドウォールを形成する工程
と、前記サイドウォールに挟まれて露出する動作層にリ
セスエッチングを施し、任意の深さまで除去した後、ゲ
ート電極用金属膜を全面上に堆積する工程と、前記ゲー
ト電極用金属膜をＴ型形状にエッチングし、前記開口部
上で前記サイドウォールの一部が露出するようにゲート
電極を形成する工程と、前記動作層におけるソース側の
前記サイドウォールをレジスト膜で覆い、ドレイン側と
なる前記サイドウォールを除去し、該ドレイン側のサイ
ドウォールの底部に接する動作層を所望の厚さになるよ
うにリセスエッチングを施す工程とからなる電界効果ト
ランジスタの製造方法を提供する。
【０００８】以上のような電界効果トランジスタの製造
方法により形成された電界効果トランジスタ（ＭＥＳＦ
ＥＴ）は、サイドウォールを利用して、動作層にリセス
構造で開口部上に前記サイドウォール長より短い幅のＴ
型部を持つゲート電極を形成し、このゲート電極を中心
として非対称構造となる。
方法により形成された電界効果トランジスタ（ＭＥＳＦ
ＥＴ）は、サイドウォールを利用して、動作層にリセス
構造で開口部上に前記サイドウォール長より短い幅のＴ
型部を持つゲート電極を形成し、このゲート電極を中心
として非対称構造となる。
【０００９】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態について詳細に説明する。図１は、本発明による
電界効果トランジスタの製造方法の実施形態として、Ｇ
ａＡｓＭＥＳ電界効果トランジスタの製造工程を示す図
である。
施形態について詳細に説明する。図１は、本発明による
電界効果トランジスタの製造方法の実施形態として、Ｇ
ａＡｓＭＥＳ電界効果トランジスタの製造工程を示す図
である。
【００１０】まず、図１（ａ）に示すように、半絶縁性
ＧａＡｓ基板１上にシリコンイオンで、例えば、加速電
圧７０ｋｅＶ、ドーズ量４．０×１０12／cm2 を注入し
た動作層２を形成し、さらに３００ｎｍのシリコン窒化
膜からなるＳｉＮ層３を積層する。
ＧａＡｓ基板１上にシリコンイオンで、例えば、加速電
圧７０ｋｅＶ、ドーズ量４．０×１０12／cm2 を注入し
た動作層２を形成し、さらに３００ｎｍのシリコン窒化
膜からなるＳｉＮ層３を積層する。
【００１１】次に図１（ｂ）に示すように、フォトリソ
グラフィ技術を用いて、前記ＳｉＮ層３をエッチングし
て１．０μｍの幅で開口する。さらに図１（ｃ）に示す
ように例えばプラズマＣＶＤ装置等を用いて、前記開口
部を塞ぐように全面上にＳｉＯＮ層４を堆積させる。
グラフィ技術を用いて、前記ＳｉＮ層３をエッチングし
て１．０μｍの幅で開口する。さらに図１（ｃ）に示す
ように例えばプラズマＣＶＤ装置等を用いて、前記開口
部を塞ぐように全面上にＳｉＯＮ層４を堆積させる。
【００１２】そして図１（ｄ）に示すように、ＳｉＯＮ
層４をエッチバックして、サイドウォール４ａ，４ｂを
形成した後、図２（ａ）に示すように、リセスエッチン
グを施し、前記動作層２に４０ｎｍの深さの凹型を形成
する。
層４をエッチバックして、サイドウォール４ａ，４ｂを
形成した後、図２（ａ）に示すように、リセスエッチン
グを施し、前記動作層２に４０ｎｍの深さの凹型を形成
する。
【００１３】次に、図２（ｂ）に示すように、全面上に
１５０ｎｍのゲート電極に用いるためのチタンタングス
テンからなるＴｉＷ層５を形成する。さらに前記サイド
ウォール４ａ，４ｂを越えない範囲で前記開口部上にレ
ジストマスク６を形成する。
１５０ｎｍのゲート電極に用いるためのチタンタングス
テンからなるＴｉＷ層５を形成する。さらに前記サイド
ウォール４ａ，４ｂを越えない範囲で前記開口部上にレ
ジストマスク６を形成する。
【００１４】そして図２（ｃ）に示すように、エッチン
グを施し、前記ＴｉＷ層５及び、サイドウォール４ａ，
４ｂの一部、ＳｉＮ層３の途中までを除去して、ゲート
電極７を形成する。その後、図２（ｄ）に示すように、
ソース側の前記サイドウォール４ａを覆うようにレジス
トマスク８を形成して、前記サイドウォール４ｂのみを
ＮＨ4 Ｆ溶液で除去し、さらに、前記サイドウォール４
ｂの底部に接していた動作層２の領域をリン酸系溶液に
よりリセスエッチングを施し、２０ｎｍの深さの凹型を
形成する。
グを施し、前記ＴｉＷ層５及び、サイドウォール４ａ，
４ｂの一部、ＳｉＮ層３の途中までを除去して、ゲート
電極７を形成する。その後、図２（ｄ）に示すように、
ソース側の前記サイドウォール４ａを覆うようにレジス
トマスク８を形成して、前記サイドウォール４ｂのみを
ＮＨ4 Ｆ溶液で除去し、さらに、前記サイドウォール４
ｂの底部に接していた動作層２の領域をリン酸系溶液に
よりリセスエッチングを施し、２０ｎｍの深さの凹型を
形成する。
【００１５】この様な製造方法を用いれば、サイドウォ
ール長でリセスエッチングを施すことができるため、均
一性及び再現性に優れたＭＥＳ電界効果トランジスタを
形成することができる。
ール長でリセスエッチングを施すことができるため、均
一性及び再現性に優れたＭＥＳ電界効果トランジスタを
形成することができる。
【００１６】次に図３（ａ）には、本発明の製造方法に
よるＭＥＳＦＥＴの耐圧テストの結果を示し、図３
（ｂ）には、従来の製造方法によるＭＥＳＦＥＴの耐圧
テストの結果を示す。
よるＭＥＳＦＥＴの耐圧テストの結果を示し、図３
（ｂ）には、従来の製造方法によるＭＥＳＦＥＴの耐圧
テストの結果を示す。
【００１７】本発明による製造方法によるＭＥＳＦＥＴ
の耐圧は、２０Ｖ近傍に集中しており、製造に伴う装置
間の特性差がなく、非常に均一化されていることがわか
る。しかし、従来の製造方法によるＭＥＳＦＥＴの耐圧
は、広くばらついている。従来の製造方法によるばらつ
きは、非対称ＭＥＳＦＥＴの形成方法にアライメントの
誤差が含まれていることが起因しているためであり、均
一性及び再現性に乏しい製造方法であることがわかる。
の耐圧は、２０Ｖ近傍に集中しており、製造に伴う装置
間の特性差がなく、非常に均一化されていることがわか
る。しかし、従来の製造方法によるＭＥＳＦＥＴの耐圧
は、広くばらついている。従来の製造方法によるばらつ
きは、非対称ＭＥＳＦＥＴの形成方法にアライメントの
誤差が含まれていることが起因しているためであり、均
一性及び再現性に乏しい製造方法であることがわかる。
【００１８】
【発明の効果】以上詳述したように本発明によれば、Ｍ
ＥＳＦＥＴの持つ簡便な製造プロセスを損なうことな
く、均一性及び再現性が良好で、ゲート耐圧が向上する
電界効果トランジスタの製造方法を提供することができ
る。
ＥＳＦＥＴの持つ簡便な製造プロセスを損なうことな
く、均一性及び再現性が良好で、ゲート耐圧が向上する
電界効果トランジスタの製造方法を提供することができ
る。
【図１】本発明による電界効果トランジスタの製造方法
を説明するためのＧａＡｓＭＥＳＦＥＴの製造工程の前
半を示す図である。
を説明するためのＧａＡｓＭＥＳＦＥＴの製造工程の前
半を示す図である。
【図２】図１に示した電界効果トランジスタの製造方法
を説明するためのＧａＡｓＭＥＳＦＥＴの製造工程の後
半を示す図である。
を説明するためのＧａＡｓＭＥＳＦＥＴの製造工程の後
半を示す図である。
【図３】図３（ａ）は、本発明の製造方法により製造し
たＭＥＳＦＥＴの耐圧テストの結果を示す図、図３
（ｂ）は、従来の製造方法により製造したＭＥＳＦＥＴ
の耐圧テストの結果を示す図である。
たＭＥＳＦＥＴの耐圧テストの結果を示す図、図３
（ｂ）は、従来の製造方法により製造したＭＥＳＦＥＴ
の耐圧テストの結果を示す図である。
１…半絶縁性ＧａＡｓ基板 ２…動作層 ３…ＳｉＮ層 ４…ＳｉＯＮ層 ４ａ，４ｂ…サイドウォール ５…ＴｉＷ層 ６，８…レジストマスク ７…ゲート電極
Claims (1)
- 【請求項１】 半絶縁性基板上に動作層を形成し、さら
に第１の絶縁膜を積層形成する工程と、 前記第１の絶縁膜に前記動作層の一部を露出する開口部
を形成する工程と、 前記開口部を含む前記第１の絶縁膜上に第２の絶縁膜を
堆積した後、エッチバックを施し、該開口部内で中央に
前記動作層を露出させ、且つ、その周囲の壁面側に第２
の絶縁膜からなるサイドウォールを形成する工程と、 前記サイドウォールに挟まれて露出する動作層にリセス
エッチングを施し、任意の深さまで除去した後、ゲート
電極用金属膜を全面上に堆積する工程と、 前記ゲート電極用金属膜をＴ型形状にエッチングし、前
記開口部上で前記サイドウォールの一部が露出するよう
にゲート電極を形成する工程と、 前記動作層におけるソース側の前記サイドウォールをレ
ジスト膜で覆い、ドレイン側となる前記サイドウォール
を除去し、該ドレイン側のサイドウォールの底部に接す
る動作層を所望の厚さになるようにリセスエッチングを
施す工程と、を具備することを特徴とするショットキー
ゲート型電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33198595A JPH09172027A (ja) | 1995-12-20 | 1995-12-20 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33198595A JPH09172027A (ja) | 1995-12-20 | 1995-12-20 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09172027A true JPH09172027A (ja) | 1997-06-30 |
Family
ID=18249859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33198595A Pending JPH09172027A (ja) | 1995-12-20 | 1995-12-20 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09172027A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6100555A (en) * | 1998-11-02 | 2000-08-08 | Nec Corporation | Semiconductor device having a photosensitive organic film, and process for producing the same |
-
1995
- 1995-12-20 JP JP33198595A patent/JPH09172027A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6100555A (en) * | 1998-11-02 | 2000-08-08 | Nec Corporation | Semiconductor device having a photosensitive organic film, and process for producing the same |
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